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1. (WO2007042558) DATENSPEICHER, DATENVERARBEITUNGSSYSTEM UND BETRIEBSVERFAHREN DAFÜR
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/2007/042558    Internationale Veröffentlichungsnummer:    PCT/EP2006/067349
Veröffentlichungsdatum: 19.04.2007 Internationales Anmeldedatum: 12.10.2006
IPC:
G11C 7/22 (2006.01)
Anmelder: ROBERT BOSCH GMBH [DE/DE]; Postfach 30 02 20, 70442 Stuttgart (DE) (For All Designated States Except US).
MUELLER, Bernd [DE/DE]; (DE) (For US Only).
KOTTKE, Thomas [DE/DE]; (DE) (For US Only)
Erfinder: MUELLER, Bernd; (DE).
KOTTKE, Thomas; (DE)
Allgemeiner
Vertreter:
ROBERT BOSCH GMBH; Postfach 30 02 20, 70442 Stuttgart (DE)
Prioritätsdaten:
10 2005 049 094.8 13.10.2005 DE
Titel (DE) DATENSPEICHER, DATENVERARBEITUNGSSYSTEM UND BETRIEBSVERFAHREN DAFÜR
(EN) DATA MEMORY, DATA PROCESSING SYSTEM, AND METHOD FOR THE OPERATION THEREOF
(FR) MEMOIRE DE DONNEES, SYSTEME DE TRAITEMENT DE DONNEES, ET PROCEDES POUR FAIRE FONCTIONNER UNE MEMOIRE DE DONNEES ET UN SYSTEME DE TRAITEMENT DE DONNEES
Zusammenfassung: front page image
(DE)Ein Datenverarbeitungssyste'm umfass't einen Speicher (1) , einen Prozessor (20) und eine Datenprüfeinheit (21) . Der Speicher (1) umfasst eine Mehrzahl von in Zeilen und Spalten organisierten Speicherzellen (2) , einen Zeilendecoder (4) , der in Abhängigkeit von einem Zeilenteil einer an den Speicher (1) angelegten Adresse die Zellen (2) einer der Zeilen veranlasst, ihren Inhalt auf eine der Zelle (2) zugeordnete Spaltenleitung (5) auszugeben, und einen Spaltendecoder (6) , der eine Mehrzahl von jeweils mit einer Spaltenleitung (5) verbundenen Eingängen und einen Ausgang aufweist und in Abhängigkeit von einem Spaltenteil einer an den Speicher (1) angelegten Adresse einen der Eingänge des Spaltendecoders (6) mit dessen Ausgang verbindet. Die Datenprüfeinheit (21) ist eingerichtet, eine Mehrzahl von Speicherzellen (2) mit gleichem Zeilenteil der Adresse aus dem Speicher (1) sukzessive mit einer höheren Rate als der Prozessor (20) zu lesen und eine Unversehrtheitsprüfung an den gelesenen Daten durchzuführen .
(EN)Disclosed is a data processing system comprising a memory (1), a processor (20), and a data verification unit (21). The memory (1) encompasses a plurality of memory cells (2) that are organized in lines and columns, a line decoder (4) that causes the cells (2) of one of the lines to output the content thereof into a column circuit (5) allocated to the cell (2) in accordance with a line portion of an address created in the memory (1), and a column decoder (6) that is provided with a plurality of inputs, each of which is connected to one column circuit (5), and an output while connecting one of the inputs of the column decoder (6) to the output thereof in accordance with a column portion of an address created in the memory (1). The data verification unit (21) is designed so as to successively read a plurality of memory cells (2) that have the same line portion of the address out of the memory (1) at a higher rate than the processor and perform an integrity check of the read data.
(FR)L'invention concerne un système de traitement de données comprenant une mémoire (1), un processeur (20), et une unité de vérification de données (21). La mémoire (1) comprend une pluralité de cellules de mémoire (2) qui sont organisées en lignes et un colonnes, un décodeur de ligne (4) qui agit sur les cellules (2) d'une des lignes de manière que celles-ci transfèrent leur contenu dans un circuit de colonne (5) associé à la cellule (2), en fonction d'une partie de ligne d'une adresse créée dans la mémoire (1), et un décodeur de colonne (6) qui comporte une pluralité d'entrées respectivement connectées à un circuit de colonne (5), ainsi qu'une sortie, et qui relie une des entrées du décodeur de colonne (6) avec la sortie correspondante en fonction d'une partie de colonne d'une adresse créée dans la mémoire (1). L'unité de vérification de données (21) est conçue pour lire, dans la mémoire (1), successivement une pluralité de cellules de mémoire (2) ayant la même portion de ligne d'une adresse, plus rapidement que le processeur (20), et à vérifier l'intégrité des données lues.
Designierte Staaten: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)