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1. WO2006053608 - VERFAHREN, COMPUTERPROGRAMMPRODUKT UND VORRICHTUNG ZUM ÜBERPRÜFEN EINES SCHALTUNGSLAYOUTS FÜR EINE HALBLEITERVORRICHTUNG

Veröffentlichungsnummer WO/2006/053608
Veröffentlichungsdatum 26.05.2006
Internationales Aktenzeichen PCT/EP2005/010834
Internationales Anmeldedatum 07.10.2005
IPC
G06F 17/50 2006.01
GPhysik
06Datenverarbeitung; Rechnen oder Zählen
FElektrische digitale Datenverarbeitung
17Digitale Rechen- oder Datenverarbeitungsanlagen oder –verfahren, besonders ausgebildet für spezielle Funktionen
50Computergestütztes Entwurfsystem
CPC
G06F 30/3323
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
32Circuit design at the digital level
33Design verification, e.g. functional simulation or model checking
3323using formal methods, e.g. equivalence checking or property checking
Anmelder
  • QIMONDA AG [DE]/[DE] (AllExceptUS)
  • MERGENTHALER, Max, Egon [DE]/[DE] (UsOnly)
  • ZUCKERSTÄTTER, Andrea [DE]/[DE] (UsOnly)
Erfinder
  • MERGENTHALER, Max, Egon
  • ZUCKERSTÄTTER, Andrea
Vertreter
  • ROCKE, Carsten
Prioritätsdaten
10 2004 055 457.917.11.2004DE
Veröffentlichungssprache Deutsch (DE)
Anmeldesprache Deutsch (DE)
Designierte Staaten
Titel
(DE) VERFAHREN, COMPUTERPROGRAMMPRODUKT UND VORRICHTUNG ZUM ÜBERPRÜFEN EINES SCHALTUNGSLAYOUTS FÜR EINE HALBLEITERVORRICHTUNG
(EN) METHOD, COMPUTER PROGRAMME PRODUCT AND DEVICE FOR CHECKING A CIRCUIT LAYOUT FOR A SEMICONDUCTOR DEVICE
(FR) PROCEDE, PRODUIT DE PROGRAMME INFORMATIQUE ET DISPOSITIF POUR VERIFIER UNE TOPOLOGIE DE CIRCUIT POUR UN DISPOSITIF A SEMI-CONDUCTEURS
Zusammenfassung
(DE)
Die Erfindung betrifft ein Verfahren zum Überprüfen eines Schaltungslayouts für eine Halbleitervorrichtung, umfassend die folgenden Schritte: (a) Erfassen eines erstellten Schaltungslayouts; (b) Durchführen eines Tests, ob vorbestimmbare Bedingungen in dem Schaltungslayout erfüllt sind; (c) wenn zumindest eine vorbestimmbare Bedingung nicht erfüllt ist, (d) Ermitteln der Positionsdaten zumindest eines Schaltungsteils des Schaltungslayouts, für welchen zumindest eine vorbestimmbare Bedingung nicht erfüllt ist; und (d) Durchführen einer Simulation für zumindest einen in Schritt (c) ermittelten Schaltungsteil, um ein Simulationsergebnis zu erhalten. Ferner betrifft die Erfindung ein Computerprogrammprodukt und eine Vorrichtung zum Überprüfen eines Schaltungslayouts für eine Halbleitervorrichtung.
(EN)
The invention relates to a method for checking a circuit layout for a semiconductor device, comprising the following steps: (a) recording of a created circuit layout; (b) testing whether predeterminable conditions have been fulfilled in the circuit layout; (c) if at least one predeterminable condition has not been fulfilled, the positional data of at least one section of the circuit layout that does not fulfil the predeterminable condition is determined; and (d) a simulation is carried out for at least one section of the circuit that has been determined in step (c) to obtain a simulated result. The invention also relates to a computer programme product and a device for checking a circuit layout for a semiconductor device.
(FR)
L'invention concerne un procédé pour vérifier la topologie d'un circuit pour un dispositif à semi-conducteurs, comprenant les étapes suivantes : (a) détermination d'une topologie du circuit ; (b) réalisation d'un test, permettant de déterminer si des conditions prédéterminées sont remplies dans ladite topologie du circuit ; (c) évaluation des données de position d'au moins une partie du circuit de la topologie du circuit, pour laquelle au moins une condition prédéterminée n'est pas remplie ; et (d) réalisation d'une simulation pour une partie de circuit évaluée dans l'étape (c), ceci permettant de maintenir un événement de simulation. De plus, l'invention concerne un produit de programme informatique et un dispositif pour vérifier la topologie d'un circuit pour un dispositif à semi-conducteurs.
Auch veröffentlicht als
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