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1. (WO2005098936) ERZEUGUNG VON DIELEKTRISCH ISOLIERENDEN GRAEBEN DER SOI-TECHNOLOGIE MIT ABGERUNDETEN KANTEN FUER HOEHERE SPANNUNGEN
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/2005/098936    Internationale Anmeldenummer    PCT/DE2005/000618
Veröffentlichungsdatum: 20.10.2005 Internationales Anmeldedatum: 07.04.2005
Antrag nach Kapitel 2 eingegangen:    07.12.2005    
IPC:
H01L 21/762 (2006.01)
Anmelder: X-FAB SEMICONDUCTOR FOUNDRIES AG [DE/DE]; Haarbergstrasse 67, 99097 Erfurt (DE) (For All Designated States Except US).
LERNER, Ralf [DE/DE]; (DE) (For US Only).
ECKOLDT, Uwe [DE/DE]; (DE) (For US Only).
OETZEL, Thomas [DE/DE]; (DE) (For US Only)
Erfinder: LERNER, Ralf; (DE).
ECKOLDT, Uwe; (DE).
OETZEL, Thomas; (DE)
Vertreter: LEONHARD, Reimund; Leonhard Olgemoeller Fricke, Postfach 10 09 62, 80083 Muenchen (DE)
Prioritätsdaten:
10 2004 017 073.8 07.04.2004 DE
Titel (DE) ERZEUGUNG VON DIELEKTRISCH ISOLIERENDEN GRAEBEN DER SOI-TECHNOLOGIE MIT ABGERUNDETEN KANTEN FUER HOEHERE SPANNUNGEN
(EN) CREATION OF DIELECTRICALLY INSULATING SOI-TECHNOLOGICAL TRENCHES COMPRISING ROUNDED EDGES FOR ALLOWING HIGHER VOLTAGES
(FR) PRODUCTION DE TRANCHEES A EFFET ISOLANT DIELECTRIQUE RELEVANT DE LA TECHNOLOGIE DE SILICIUM SUR ISOLANT, AVEC DES ARETES ARRONDIES POUR DES TENSIONS SUPERIEURES
Zusammenfassung: front page image
(DE)Zur Integration von Niederspannungslogikelementen und Hochspannungs-Leistungselementen in ein und demselben Siliziumschaltkreis werden Chipbereiche mit unterschiedlichen Potentialen voneinander durch Trenngräben (10) dielektrisch isoliert. Um Spannungsüberhöhungen an scharfen Kanten des Isoliergrabenbodens zu vermeiden, werden diese durch eine einfache Verfahrensweise mit isotropem Ätzen eines Teils der Isolationsschicht (2) abgerundet.
(EN)The aim of the invention is to integrate low-voltage logic elements and high-voltage power elements in one and the same silicon circuit. Said aim is achieved by dielectrically insulating chip regions having different potentials from each other with the aid of isolating trenches (10). In order to prevent voltage rises at sharp edges on the bottom of the isolating trenches, said edges are rounded in a simple process, part of the insulating layer (2) being isotropically etched.
(FR)Pour intégrer des éléments logiques basse tension et des éléments de puissance haute tension dans un seul et même circuit intégré au silicium, des zones de puces de différents potentiels sont isolées par voie diélectrique les unes des autres, par des tranchées de séparation (10). Afin d'éviter des élévations excessives de tension au niveau d'arêtes vives du fond des tranchées d'isolation, lesdites arêtes sont arrondies selon une méthode simple, par gravure isotrope d'une partie de la couche d'isolation (2).
Designierte Staaten: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)