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1. (WO2003090283) HALBLEITERBAUELEMENT MIT INTEGRIERTER, EINE MEHRZAHL AN METALLISIERUNGSEBENEN AUFWEISENDE KAPAZITÄTSSTRUKTUR
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/2003/090283    Internationale Anmeldenummer    PCT/DE2003/001304
Veröffentlichungsdatum: 30.10.2003 Internationales Anmeldedatum: 17.04.2003
Antrag nach Kapitel 2 eingegangen:    20.10.2003    
IPC:
H01L 21/02 (2006.01), H01L 23/522 (2006.01), H01L 27/08 (2006.01)
Anmelder: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (For All Designated States Except US).
ABDALLAH, Hichem [DE/DE]; (DE) (For US Only).
ÖHM, Jürgen [DE/DE]; (DE) (For US Only)
Erfinder: ABDALLAH, Hichem; (DE).
ÖHM, Jürgen; (DE)
Vertreter: LAMBSDORFF, Matthias; Dingolfinger Strasse 6, 81673 München (DE)
Prioritätsdaten:
102 17 566.7 19.04.2002 DE
Titel (DE) HALBLEITERBAUELEMENT MIT INTEGRIERTER, EINE MEHRZAHL AN METALLISIERUNGSEBENEN AUFWEISENDE KAPAZITÄTSSTRUKTUR
(EN) SEMICONDUCTOR COMPONENT COMPRISING AN INTEGRATED CAPACITOR STRUCTURE THAT HAS A PLURALITY OF METALLIZATION PLANES
(FR) COMPOSANT A SEMI-CONDUCTEUR DANS LEQUEL EST INTEGREE UNE STRUCTURE DE CONDENSATEUR COMPRENANT UNE PLURALITE DE COUCHES DE METALLISATION
Zusammenfassung: front page image
(DE)Ein Halbleiterbauelement weist eine auf einem Halbleitersubstrat ausgebildete Isolationsschicht auf, in der eine Kapazitätsstruktur (K) ausgebildet ist. Die Kapazitätsstruktur (K) weist zumindest zwei parallel zueinander angeordnete Metallisierungsebenen (1, 2, 3, 6, 8) auf, wobei zumindest eine der Metallisierungsebenen (1, 2, 3, 6, 8) gitterförmig ausgebildet ist und sich elektrisch leitende, inhomogene Strukturen (1a bis 1l; 10a, 10b), die mit der ersten Metallisierungsebene (1, 2, 3, 6, 8) elektrisch verbunden sind, zumindest teilweise in die Aussparungen der gitterförmigen Metallisierungsebene (1, 2, 3, 6, 8) erstrecken.
(EN)The invention relates to a semiconductor component comprising an insulation layer, which is configured on the semiconductor substrate and in which a capacitor structure is formed (K). Said capacitor structure (K) comprises at least two parallel metallization planes (1, 2, 3, 6, 8), whereby at least one of said planes (1, 2, 3, 6, 8) is configured in a lattice and inhomogenous structures (1a to 1l; 10a, 10b), which are electrically connected to the first metallization plane (1, 2, 3, 6, 8), extend at least partially into the cavities of the latticework metallization plane (1, 2, 3, 6, 8).
(FR)L'invention concerne un composant à semi-conducteur comprenant une couche isolante développée sur un substrat semi-conducteur et dans laquelle est formée une structure de condensateur (K). Cette structure de condensateur (K) comprend au moins deux couches de métallisation (1, 2, 3, 6, 8) parallèles. Au moins une de ces couches de métallisation (1, 2, 3, 6, 8) se présente sous la forme d'une grille. En outre, des structures non homogènes électroconductrices (1a à 1l ; 10a, 10b) qui sont reliées électriquement à la première couche de métallisation (1, 2, 3, 6, 8) s'étendent au moins partiellement dans les évidements ménagés dans la couche de métallisation (1, 2, 3, 6, 8) en forme de grille.
Designierte Staaten: CN, JP, US.
European Patent Office (DE, FR, GB, IT).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)