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1. (WO2003090280) HALBLEITERBAUELEMENT MIT INTEGRIERTER KAPAZITÄTSSTRUKTUR UND VERFAHREN ZU DESSEN HERSTELLUNG
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/2003/090280    Internationale Anmeldenummer    PCT/DE2003/000964
Veröffentlichungsdatum: 30.10.2003 Internationales Anmeldedatum: 24.03.2003
Antrag nach Kapitel 2 eingegangen:    20.10.2003    
IPC:
H01L 23/522 (2006.01)
Anmelder: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (For All Designated States Except US).
BENETIK, Thomas [AT/AT]; (AT) (For US Only).
RUDERER, Erwin [DE/DE]; (DE) (For US Only)
Erfinder: BENETIK, Thomas; (AT).
RUDERER, Erwin; (DE)
Vertreter: LAMBSDORFF, Matthias; Patentanwälte Lambsdorff & Lange, Dingolfinger Strasse 6, 81673 München (DE)
Prioritätsdaten:
102 17 567.5 19.04.2002 DE
Titel (DE) HALBLEITERBAUELEMENT MIT INTEGRIERTER KAPAZITÄTSSTRUKTUR UND VERFAHREN ZU DESSEN HERSTELLUNG
(EN) SEMICONDUCTOR COMPONENT HAVING AN INTEGRATED CAPACITANCE STRUCTURE AND METHOD FOR PRODUCING THE SAME
(FR) COMPOSANT A SEMI-CONDUCTEUR A STRUCTURE DE CAPACITE INTEGREE ET PROCEDE PERMETTANT DE LE PRODUIRE
Zusammenfassung: front page image
(DE)Ein Halbleiterbauelement weist eine auf einem Halbleitersubstrat ausgebildete Isolationsschicht auf, in der eine Kapazitätsstruktur (K) ausgebildet ist. Die Kapazitätsstruktur (K) weist zumindest zwei parallel zueinander angeordnete Metallisierungsebenen (1 bis 7) auf, die jeweils an eine elektrische Anschlussleitung angeschlossen sind. Zwischen den Metallisierungsebenen (1 bis 7) ist mindestens ein elektrisch leitender Bereich (1a bis 1j; 2a bis 2j; 31a bis 36 a; 41a bis 46a; 5a bis 5f) zur Erzeugung einer Kapazitätsoberfläche angeordnet, wobei der elektrisch leitende Bereich (1a bis 1j; 2a bis 2j; 31a bis 36 a; 41a bis 46a; 5a bis 5f) nur mit einer der Metallisierungsebenen (1 bis 7) elektrisch verbunden ist.
(EN)The invention relates to a semiconductor element comprising an insulation layer which is formed on a semiconductor substrate and contains a capacitance structure (K). Said capacitance structure (K) comprises at least two parallel metallisation planes (1 to 7) which are respectively connected to an electrical connection line. At least one electroconductive region (1a to 1j; 2a to 2j; 31a to 36 a; 41a to 46a; 5a to 5f) is arranged between said metallisation planes (1 to 7) in order to produce a capacitance surface. The electroconductive region (1a to 1j; 2a to 2j; 31a to 36 a; 41a to 46a; 5a to 5f) is only electrically connected to one of the metallisation planes (1 to 7).
(FR)L'invention concerne un composant à semi-conducteur comportant une couche isolante formée sur un substrat à semi-conducteurs, couche isolante dans laquelle est formée une structure de capacité (K). Ladite structure de capacité (K) présente au moins deux plans de métallisation (1 à 7 ) parallèles, reliés dans chaque cas à une ligne de raccordement électrique. Il est prévu entre les plans de métallisation (1 à 7), au moins une zone électroconductrice (1a à 1j ; 2a à 2j ; 31a à 36a ; 41a à 46a ; 5a à 5f) pour produire une surface de capacité. La zone électroconductrice (1a à 1j ; 2a à 2j ; 31a à 35 a ; 41a à 46 a ; 5a à 5f) n'est raccordée électriquement qu'avec un des plans de métallisation (1 à 7).
Designierte Staaten: CN, JP, KR, SG, US.
European Patent Office (DE, FR, GB, IT).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)