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1. (WO2003083931) HERSTELLUNGSVERFAHREN FÜR EINE MEHRZAHL VON UNGEFÄHR GLEICH HOHEN UND GLEICH BEABSTANDETEN GATESTAPELN AUF EINEM HALBLEITERSUBSTRAT
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/2003/083931    Internationale Anmeldenummer    PCT/EP2003/002832
Veröffentlichungsdatum: 09.10.2003 Internationales Anmeldedatum: 18.03.2003
Antrag nach Kapitel 2 eingegangen:    24.10.2003    
IPC:
H01L 21/265 (2006.01), H01L 21/28 (2006.01), H01L 21/60 (2006.01), H01L 21/768 (2006.01)
Anmelder: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, 81669 München (DE) (For All Designated States Except US).
POPP, Martin [DE/DE]; (DE) (For US Only).
WICH-GLASEN, Andreas [DE/DE]; (DE) (For US Only)
Erfinder: POPP, Martin; (DE).
WICH-GLASEN, Andreas; (DE)
Vertreter: BARTH, Stephan; Reinhard, Skuhra, Weise, & Partner GBR, Friedrichstrasse 31, 80801 München (DE)
Prioritätsdaten:
102 14 126.6 28.03.2002 DE
Titel (DE) HERSTELLUNGSVERFAHREN FÜR EINE MEHRZAHL VON UNGEFÄHR GLEICH HOHEN UND GLEICH BEABSTANDETEN GATESTAPELN AUF EINEM HALBLEITERSUBSTRAT
(EN) METHOD FOR PRODUCING A PLURALITY OF GATE STACKS OF APPROXIMATELY THE SAME HEIGHT AND WITH THE SAME INTERVAL ON A SEMICONDUCTOR SUBSTRATE
(FR) PROCEDE POUR FABRIQUER UNE PLURALITE D'EMPILEMENTS DE GRILLES DE HAUTEUR ET D'ESPACEMENT SENSIBLEMENT IDENTIQUES SUR UN SUPPORT SEMI-CONDUCTEUR
Zusammenfassung: front page image
(DE)Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine Mehrzahl von ungefähr gleich hohen und gleich beabstandeten Gatestapeln (GS1, GS2, GS3) auf einem Halbleitersubstrat (1) mit den Schritten: Vorsehen eines Gatedielektrikums (5) auf dem Halbleitersubstrat (1); Aufbringen und Strukturieren mindestens einer ersten und einer darüberliegenden zweiten Schicht (10, 20) auf dem Gatedielektrikum (5) zum Erstellen der Gatestapel (GS1, GS2, GS3); Durchführen einer schrägen oxidationshemmenden Implantation (I1, I2) in zwei gegenüberliegende freiliegende Seitenflächen der zweiten (20) der Gatestapel (GS1, GS2, GS3), wobei jeweils benachbarte Gatestapel zur Abschattung der freiliegenden Seitenflächen der ersten Schicht (10) der Gatestapel (GS1, GS2, GS3) dienen; und Durchführen einer Oxidation zum gleichzeitigen Ausbilden einer ersten Oxidschicht (O1) auf freiliegenden Seitenflächen der ersten Schicht (10) der Gatestapel (GS1, GS2, GS3) und einer zweiten Oxidschicht (O2) auf freiliegenden Seitenflächen der zweiten Schicht (20) der Gatestapel (GS1, GS2, GS3), wobei die Dicke der ersten Oxidschicht (O1) größer als die Dicke der zweiten Oxidschicht (O2) ist.
(EN)The invention relates to a method for producing a plurality of gate stacks (GS1, GS2, GS3) of approximately the same height and with the same interval on a semiconductor substrate (1). Said method comprises the following steps: a gate dielectric (5) is provided on the semiconductor substrate; at least one first layer and a second layer (10, 20) lying above said first layer are applied to and structured on the gate dielectric (5) to create the gate stacks (GS1, GS2, GS3); an oblique oxidation-inhibiting implantation (I1, I2) is carried out on two opposite exposed lateral surfaces of the second (20) of the gate stacks (GS1, GS2, GS3), whereby respective adjacent gate stacks screen the exposed lateral surfaces of the first layer (10) of the gate stacks (GS1, GS2, GS3); and an oxidation is carried out for simultaneously forming a first oxide layer (O1) on the exposed lateral surfaces of the first layer (10) of the gate stacks (GS1, GS2, GS3) and a second oxide layer (O2) on the exposed lateral surfaces of the second layer (20) of the gate stacks (GS1, GS2, GS3), whereby the thickness of the first oxide layer (O1) is greater than that of the second oxide layer (O2).
(FR)L'invention concerne un procédé pour fabriquer une pluralité d'empilements de grilles (GS1, GS2, GS3) de hauteur et d'espacement sensiblement identiques sur un support semi-conducteur (1), ce procédé comprenant les opérations suivantes : préparer un diélectrique de grille (5) sur le support semi-conducteur (1); appliquer et structurer au moins une première couche et une deuxième couche sur la première (10, 20) sur le diélectrique de grille (5) pour réaliser les empilements de grilles (GS1, GS2, GS3); effectuer une implantation (I1, I2) oblique inhibant l'oxydation dans deux faces latérales opposées dégagées du deuxième (20) empilement de grilles (GS1, GS2, GS3), des empilements voisins servant à faire écran aux faces latérales dégagées de la première couche (10) des empilements de grilles (GS1, GS2, GS3); réaliser une oxydation pour former simultanément une première couche d'oxydation (O1) sur des faces latérales dégagées de la première couche (10) des empilements de grilles (GS1, GS2, GS3) et une deuxième couche d'oxydation (O2) sur des faces latérales dégagées de la deuxième couche (20) des empilements de grilles (GS1, GS2, GS3), l'épaisseur de la première couche d'oxydation (O1) étant supérieure à celle de la deuxième couche d'oxydation (O2).
Designierte Staaten: JP, KR, US.
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)