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1. (WO2003019574) VERFAHREN ZUM HOCHVOLT-SCREENING EINER INTEGRIERTEN SCHALTUNG
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/2003/019574    Internationale Anmeldenummer    PCT/DE2002/001807
Veröffentlichungsdatum: 06.03.2003 Internationales Anmeldedatum: 18.05.2002
Antrag nach Kapitel 2 eingegangen:    06.03.2003    
IPC:
G11C 29/34 (2006.01), G11C 29/50 (2006.01)
Anmelder: ROBERT BOSCH GMBH [DE/DE]; Postfach 30 02 20, 70442 Stuttgart (DE) (For All Designated States Except US).
EBERHARDT, Friedemann [DE/DE]; (DE) (For US Only).
KLOSE, Hans-Peter [DE/DE]; (DE) (For US Only)
Erfinder: EBERHARDT, Friedemann; (DE).
KLOSE, Hans-Peter; (DE)
Prioritätsdaten:
101 40 853.6 21.08.2001 DE
Titel (DE) VERFAHREN ZUM HOCHVOLT-SCREENING EINER INTEGRIERTEN SCHALTUNG
(EN) METHOD FOR THE HIGH-VOLTAGE SCREENING OF AN INTEGRATED CIRCUIT
(FR) PROCEDE DE CONTROLE HAUTE TENSION D'UN CIRCUIT INTEGRE
Zusammenfassung: front page image
(DE)Es werden Massnahmen vorgeschlagen, mit denen sich die Wirksamkeit des Hochvolt (HV)-Screenings von integrierten Schaltungen mit einer Speicherstruktur und einem Word-Decoder deutlich verbessern lässt. Jeweils mehrere Speicherzellen (11) der Speicherstruktur (1) sind zu einem Wort zusammengefasst. Die Ausgänge des Word-Decoders (2) sind über wordlines (12) mit jeweils einem Wort der Speicherstruktur (1) verbunden. Der Word-Decoder (2) bestimmt mit Hilfe einer Schaltungslogik aus anliegenden Adressbits zunächst die Komplemente dieser Adressbits. Dann bestimmt der Word-Decoder (2) mit Hilfe der Schaltungslogik aus den Adressbits und deren Komplemen für jedes Wort der Speicherstruktur (1) ein wordline-Signal als 0 oder 1 und kann auf diese Weise ein Wort der Speicherstruktur (1) für einen Zugriff, d.h. für einen Lesevorgang und/oder einen Schreibvorgang, frei schalten. Beim HV-Screening wird die Versorgungsspannung bei verschiedenen, als Screening-Vektoren bezeichneten Schaltungszuständen erhöht. Erfindungsgemäss umfasst die Schaltungslogik wahlweise aktivierbare Mittel zum Gleichsetzen der Adressbits mit deren Komplementen, so dass zum Realisieren von Screening-Vektoren ein Testmodus aktiviert werden kann, bei dem alle Adressbits gleichgesetzt werden und die Komplemente der Adressbits den Adressbits ebenfalls gleichgesetzt werden.
(EN)The invention relates to measures by which means the efficacy of the high-voltage (HV) screening of integrated circuits comprising a memory structure and a word decoder can be significantly improved. A plurality of memory cells (11) of the memory structure (1) are respectively collected together to form one word. The outputs of the word decoder (2) are respectively connected to a word of the memory structure (1) by means of word lines (12). Said word decoder (2) first determines the complements of address bits from adjacent address bits by means of a logical circuit element. For each word of the memory structure (1), the word decoder (2) then determines a word line signal equivalent to 0 or 1, by means of the logical circuit element and from the address bits and the complements thereof, and can thus isolate a word of the memory structure (1) for an access, i.e. for a reading process and/or a writing process. During high-voltage screening, the supply voltage is increased for different circuit conditions designated as screening vectors. According to the invention, the logical circuit element comprises optionally activatable means for equating the address bits with the complements thereof, in such a way that a test mode can be activated in order to generate screening vectors. According to this mode, all address bits are equated and the complements of the address bits are likewise equated with the address bits.
(FR)L'invention concerne des mesures permettant d'améliorer significativement l'efficacité du contrôle haute tension de circuits intégrés dotés d'une structure de mémoire et d'un décodeur de mots. Plusieurs cellules de mémoire (11) de la structure de mémoire (1) sont respectivement rassemblées en un mot. Les sorties du décodeur de mots (2) sont respectivement reliées à un mot de la structure de mémoire (1) par l'intermédiaire de lignes de mots (12). Tout d'abord, le décodeur de mots (2) détermine, au moyen d'une logique de circuit, les compléments de bits d'adresse à partir des bits d'adresse leur étant adjacents. Puis, ce décodeur de mots (2) détermine pour chaque mot de la structure de mémoire (1), au moyen de ladite logique de circuit et à partir des bits d'adresse ainsi que de leurs compléments, un signal de ligne de mots équivalant à 0 ou 1, et peut ainsi isoler un mot de la structure de mémoire (1) pour un accès, c'est-à-dire pour une opération de lecture et/ou une opération d'écriture. Lors d'un contrôle haute tension, la tension d'alimentation est augmentée pour différents états de circuit appelés vecteurs de contrôle. Selon la présente invention, la logique de circuit comprend des moyens à activation sélective permettant de mettre des bits d'adresse au niveau de leurs compléments, de sorte qu'un mode d'essai puisse être activé pour produire des vecteurs de contrôle. Selon ce mode, tous les bits d'adresse sont mis au même niveau et les compléments des bits d'adresse sont également mis au même niveau que les bits d'adresse.
Designierte Staaten: JP, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)