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1. (WO2003005572) VERFAHREN UND VORRICHTUNG ZUR EINSCHALTSTROMBEGRENZUNG IN GEGENTAKTVERSTÄRKERENDSTUFEN
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/2003/005572    Internationale Anmeldenummer    PCT/EP2002/006285
Veröffentlichungsdatum: 16.01.2003 Internationales Anmeldedatum: 07.06.2002
Antrag nach Kapitel 2 eingegangen:    07.01.2003    
IPC:
H03F 1/30 (2006.01), H03F 1/52 (2006.01), H03F 3/30 (2006.01)
Anmelder: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, 81669 München (DE) (AT, BE, CH, CN, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, JP, KR, LU, MC, NL, PT, SE, TR only).
WENSKE, Holger [DE/DE]; (DE) (For US Only)
Erfinder: WENSKE, Holger; (DE)
Vertreter: CHARLES, Glyndwr; Patentanwälte Reinhard Skuhra Weise & Partner GbR, Friedrichstrasse 31, Postfach 44 01 51, 80801 München (DE)
Prioritätsdaten:
101 28 772.0 13.06.2001 DE
Titel (DE) VERFAHREN UND VORRICHTUNG ZUR EINSCHALTSTROMBEGRENZUNG IN GEGENTAKTVERSTÄRKERENDSTUFEN
(EN) METHOD AND DEVICE FOR SWITCH-ON CURRENT LIMITING IN PUSH-PULL AMPLIFYING POWER STAGES
(FR) PROCEDE ET DISPOSITIF DE LIMITATION DU COURANT DE FERMETURE DANS DES ETAGES FINAUX SYMETRIQUES D'AMPLIFICATION
Zusammenfassung: front page image
(DE)Die Erfindung schafft ein Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100), die einen ersten Endstufentransistor (102a) und einen zweiten Endstufentransistor (102b) aufweist, wobei erste und zweite analogen Gegentaktsignale (101a, 101b) an die ersten und zweiten Endstufentransistoren (102a, 102b) und an erste und zweite Steuertransistoren (103a, 103b) angelegt werden, wodurch erste und zweite Steuerströme (104a, 104b) gesteuert werden, weiterhin der von dem zweiten Steuertransistor (103b) gesteuerte zweite Steuerstrom (104b) mit einer Stromspiegeleinrichtung (105) in einem gespiegelten zweiten Steuerstrom (104c) gespiegelt wird, der erste Steuerstrom (104a) mit einem ersten Referenzstrom verglichen wird, der gespiegelte zweite Steuerstrom (104c) mit einem zweiten Referenzstrom verglichen wird, durch die Vergleiche herbeigeführte Referenzspannungspegel (107a, 107b) in einem UND-Gatter (110) logisch verknüpft werden, und ein von dem UND-Gatter (110) bereitgestelltes Fehlersignal (111) zum Ansteuern eines Begrenzertransistors (112) verwendet wird, um einen Einschaltstromfluss durch die Endstufentransistoren (102a, 102b) zu begrenzen.
(EN)The invention relates to a method for amplifying analog push-pull signals (101a, 101b), with a push-pull amplifying power stage (100), comprising a first power transistor (102a) and a second power transistor (102b). According to the invention, first and second analog push-pull signals (101a, 101b) are applied to the first and second power transistors (102a, 102b) and to first and second control transistors (103a, 103b), by means of which first and second control currents (104a, 104b) are controlled. The second control current (104b), controlled by the second control transistor (103b), is reflected into a reflected second control current (104c) by means of a current mirror device (105). The first control current (104a) is compared with a first reference current. The reflected second control current (104c) is compared with a second reference current. Reference voltage levels (107a, 107b), resulting from these comparisons, are logically linked in an AND gate (110). An error signal (111), provided by said AND gate (110), is used for controlling a limiting transistor (112), in order to limit a switch-on current flow through the power transistors (102a, 102b).
(FR)L'invention concerne un procédé d'amplification de signaux symétriques analogiques (101a, 101b) à l'aide d'un étage final symétrique d'amplification (100), constitué d'un premier transistor de puissance (102a) et d'un deuxième transistor de puissance (102b). Selon cette invention, des premier et deuxième signaux symétriques analogiques (101a, 101b) sont appliqués aux premier et deuxième transistors de puissance (102a, 102b) et aux premier et deuxième transistors de commande (103a, 103b), par lesquels des premier et deuxième courants de commande (104a, 104b) sont commandés. Le deuxième courant de commande (104b), commandé par le deuxième transistor de commande (103b) est réfléchi en un deuxième courant de commande réfléchi (104c) à l'aide d'un dispositif à miroir de courant (105). Le premier courant de commande (104a) est comparé à un premier courant de référence. Le deuxième courant de commande réfléchi (104c) est comparé à un deuxième courant de référence. Une liaison logique entre des niveaux de tension de référence (107a, 107b), obtenus à partir de ces comparaisons, est établie dans une porte ET (110). Un signal d'erreur (111), fourni par cette porte ET (110), est utilisé pour la commande d'un transistor limiteur (112), destiné à limiter un flux de courant de fermeture à travers les transistors de puissance (102a, 102b).
Designierte Staaten: CN, JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)