Suche in nationalen und internationalen Patentsammlungen
Einige Inhalte dieser Anwendung sind momentan nicht verfügbar.
Wenn diese Situation weiterhin besteht, kontaktieren Sie uns bitte unterFeedback&Kontakt
1. (WO2002043246) PHASENREGELKREIS MIT VERZÖGERUNGSELEMENT
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten

Veröff.-Nr.: WO/2002/043246 Internationale Anmeldenummer PCT/EP2001/013517
Veröffentlichungsdatum: 30.05.2002 Internationales Anmeldedatum: 21.11.2001
Antrag nach Kapitel 2 eingegangen: 25.05.2002
IPC:
H03L 7/081 (2006.01) ,H03L 7/095 (2006.01)
H Elektrotechnik
03
Grundlegende elektronische Schaltkreise
L
Automatisches Steuern oder Regeln, Inbetriebsetzen, Synchronisieren oder Stabilisieren elektronischer Schwingungs- oder Impulserzeuger
7
Automatische Steuerung oder Regelung von Frequenz oder Phase; Synchronisierung
06
unter Verwendung eines Bezugssignals das einer frequenz- oder phasenverkoppelten Schleife zugeführt wird
08
Einzelheiten der phasenverkoppelten Schleife
081
mit einem zusätzlichen gesteuerten Phasenschieber
H Elektrotechnik
03
Grundlegende elektronische Schaltkreise
L
Automatisches Steuern oder Regeln, Inbetriebsetzen, Synchronisieren oder Stabilisieren elektronischer Schwingungs- oder Impulserzeuger
7
Automatische Steuerung oder Regelung von Frequenz oder Phase; Synchronisierung
06
unter Verwendung eines Bezugssignals das einer frequenz- oder phasenverkoppelten Schleife zugeführt wird
08
Einzelheiten der phasenverkoppelten Schleife
085
betreffend hauptsächlich den Frequenz- oder Phasendiskriminator einschließlich der Filterung oder Verstärkung seines Ausgangssignals
095
unter Verwendung eines Detektors für den eingerasteten Zustand
Anmelder:
MICRONAS GMBH [DE/DE]; Hans-Bunte-Strasse 19 79108 Freiburg, DE (AllExceptUS)
BIDENBACH, Reiner [DE/DE]; DE (UsOnly)
Erfinder:
BIDENBACH, Reiner; DE
Vertreter:
WESTPHAL MUSSGNUG & PARTNER; Am Riettor 5 78048 Villingen-Schwenningen, DE
Prioritätsdaten:
100 57 905.121.11.2000DE
Titel (DE) PHASENREGELKREIS MIT VERZÖGERUNGSELEMENT
(EN) PHASE REGULATING CIRCUIT WITH A TIME-DELAY ELEMENT
(FR) CIRCUIT REGULATEUR DE PHASE A ELEMENT DE TEMPORISATION
Zusammenfassung:
(DE) Es wird ein Phasenregelkreis mit Verzögerungselement (DLL) beschrieben, der sich im wesentlichen dadurch auszeichnet, dass das Verzögerungselement (3) eine Kette einer Anzahl n von Verzögerungsgliedern (33n) aufweist, deren Ausgänge (34n) einer Einrast-Überwachungsschaltung (4) zugeführt werden, mit der festgestellt wird, ob die Verzögerungszeit TVerzögerung des Verzögerungselementes (3) relativ zu einer Periode TPeriode eines Eingangssignals an dem Phasendetektor (1) in einem Bereich von a * TPeriode < TVerzögerung < b * TPeriode liegt, wobei 0,5 < a < 1 und 1 < b < 2 ist und wobei mit der Einrast-Überwachungsschaltung (4) eine Korrektur der Verzögerungszeit vorgenommen wird, wenn diese Bedingung nicht erfüllt ist.
(EN) The invention relates to a phase regulating circuit with a time-delay element (DLL). The invention is characterised in that the time-delay element (3) comprises a chain of a number (n) of time-delay elements (33n). The outputs thereof (34n) are introduced into a locking monitoring circuit (4) which establishes if the delay time Tdelay of the delay element (3) in relation to a period Tperiod of an input signal on the phase detector (1) is located within a range of a * Tperiod < Tdelay < b * Tperiod, whereby 0.5 < a < 1 and 1 < b < 2 and whereby a correction of the delay time is carried out with the locking monitoring circuit (4), if said condition is not fulfilled.
(FR) L'invention concerne un circuit régulateur de phase à élément de temporisation (DLL), caractérisé en ce que l'élément de temporisation (3) présente une chaîne d'une pluralité n d'organes de temporisation (33n) dont les sorties (34n) sont amenées à un circuit de surveillance à encliquetage (4) lequel permet de constater si le temps de retard Tretard de l'élément de temporisation (3) relatif à une période Tpériode d'un signal d'entrée se situe, au détecteur de phase (1) dans une zone de a * Tpériode < Tretard < b *, pour laquelle on a 0,5 < a < 1 et 1 < b < 2 et pour laquelle une correction de temps de retard est effectuée avec le circuit de surveillance (4) lorsque cette condition n'est pas remplie.
front page image
Designierte Staaten: US
Europäisches Patentamt (EPA) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Veröffentlichungssprache: Deutsch (DE)
Anmeldesprache: Deutsch (DE)
Auch veröffentlicht als:
EP1336249US20040090250