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1. (WO2001091186) HALBLEITERSCHICHTSYSTEM UND VERFAHREN ZUR HERSTELLUNG VON EINEM HALBLEITERSCHICHTSYSTEM MIT ERHÖHTER RESISTENZ GEGEN THERMISCHE PROZESSIERUNG
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/2001/091186    Internationale Veröffentlichungsnummer:    PCT/EP2001/005662
Veröffentlichungsdatum: 29.11.2001 Internationales Anmeldedatum: 17.05.2001
Antrag nach Kapitel 2 eingegangen:    24.12.2001    
IPC:
H01L 21/335 (2006.01), H01L 29/15 (2006.01), H01L 29/778 (2006.01)
Anmelder: RUBITEC GESELLSCHAFT FÜR INNOVATION UND TECHNOLOGIE DER RUHR-UNIVERSITÄT BOCHUM MBH [DE/DE]; Universitätsstrasse 150 44801 Bochum (DE) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, JP, KR, LU, MC, NL, PT, SE, TR only).
WIECK, Andreas [DE/DE]; (DE) (For US Only).
REUTER, Dirk [DE/DE]; (DE) (For US Only).
MEIER, Cedrik [DE/DE]; (DE) (For US Only).
ESHLAGHI, Soheyla [DE/DE]; (DE) (For US Only)
Erfinder: WIECK, Andreas; (DE).
REUTER, Dirk; (DE).
MEIER, Cedrik; (DE).
ESHLAGHI, Soheyla; (DE)
Vertreter: MANITZ, FINSTERWALD & PARTNER GBR; Postfach 31 02 20 80102 München (DE)
Prioritätsdaten:
100 25 833.6 25.05.2000 DE
Titel (DE) HALBLEITERSCHICHTSYSTEM UND VERFAHREN ZUR HERSTELLUNG VON EINEM HALBLEITERSCHICHTSYSTEM MIT ERHÖHTER RESISTENZ GEGEN THERMISCHE PROZESSIERUNG
(EN) SEMICONDUCTOR MULTILAYER SYSTEM AND A METHOD FOR PRODUCING A SEMICONDUCTOR MULTILAYER SYSTEM WITH INCREASED RESISTANCE TO THERMAL PROCESSING
(FR) SYSTEME DE COUCHES DE SEMICONDUCTEURS ET PROCEDE DE FABRICATION D'UN SYSTEME DE COUCHES DE SEMICONDUCTEURS A RESISTANCE ACCRUE ENVERS DES PROCESSUS THERMIQUES
Zusammenfassung: front page image
(DE)Ein Halbleiterschichtsystem (40) mit einem aktiven Bereich bestehend aus mindestens zwei Schichten aus verschiedenen Halbleitern, die an einer Grenzfläche einen Band-Offset aufweisen, wobei Dotierstoffe überwiegend auf einer Dotierungsseite (46) der Grenzfläche (48) vorhanden oder einzuführen sind und auf der anderen Seite der Grenzfläche ein Potentialtopf (50) mit quantisiereten Energieniveaus für Ladungsträger vorgesehen ist bzw. sich ausbildet, zeichnet sich dadurch aus, daß auf der Dotierungsseite (46) entweder mindestens ein Heteroübergang in einem Bereich zwischen den Dotierungsstoffen und der Grenzfläche (48) vorhanden ist oder mehrere Heteroübergänge auf der Dotierungsseite vorhanden sind. Auch ein entsprechendes Herstellungsverfahren ist offenbart und beansprucht.
(EN)The invention relates to a semiconductor multilayer system (40) comprising an active region consisting of at least two layers of different semiconductors, which have a band-offset on one boundary surface. Doping materials are present, or are to be introduced predominantly on one doping side (46) of the boundary surface (48) and on the opposing side of the boundary surface, a potential well (50) with quantized energy levels for charge carriers, is provided or is formed. Said multilayer system is characterized in that either at least one hetero-junction is provided on the doping side (46), in a region lying between the doping materials and the boundary surface (48), or several hetero-junctions are present on the doping side. The invention also relates to a corresponding production method.
(FR)L'invention concerne un système de couches de semiconducteurs (40) à zone active constituée d'au moins deux couches de semiconducteurs différents qui comportent un décalage de bandes sur une surface limite. Les impuretés de dopage se trouvent ou sont à introduire principalement sur une face de dopage (46) de la surface limite (48), un puits de potentiel à niveaux énergétiques quantifiés pour des porteurs de charge se trouvant ou se constituant sur l'autre face de la surface limite. L'invention est caractérisée en ce que la face de dopage (46) comprend soit au moins une hétérojonction dans une zone située entre les impuretés de dopage et la surface limite (48), soit plusieurs hétérojonctions sur la face de dopage. L'invention concerne également un procédé de fabrication correspondant.
Designierte Staaten: JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)