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Veröff.-Nr.: WO/2001/071725 Internationale Anmeldenummer PCT/EP2001/002705
Veröffentlichungsdatum: 27.09.2001 Internationales Anmeldedatum: 10.03.2001
IPC:
G11C 29/00 (2006.01) ,G11C 29/44 (2006.01)
G Physik
11
Informationsspeicherung
C
Statische Speicher
29
Prüfen von Speichern auf richtige Arbeitsweise; Testen von Speichern während des Standby- oder Offline-Betriebs
G Physik
11
Informationsspeicherung
C
Statische Speicher
29
Prüfen von Speichern auf richtige Arbeitsweise; Testen von Speichern während des Standby- oder Offline-Betriebs
04
Ermitteln oder Lokalisieren defekter Speicherelemente
08
Funktionsprüfung, z.B. Prüfung während einer Auffrischung, Einschalt-Selbsttest [ power- on self testing (POST)] oder verteilter Prüfung
12
eingebaute Prüfanordnungen, z.B. eingebauter Selbsttest (BIST)
44
Anzeige oder Feststellung von Fehlern, z.B. zur Reparatur
Anmelder: DAEHN, Wilfried[DE/DE]; DE (UsOnly)
INFINEON TECHNOLOGIES AG[DE/DE]; St.-Martin-Str. 53 81669 München, DE (AllExceptUS)
Erfinder: DAEHN, Wilfried; DE
Vertreter: BECK, Josef ; Wilhelm & Beck Nymphenburger Strasse 139 80636 München, DE
Prioritätsdaten:
100 14 378.423.03.2000DE
Titel (EN) METHOD AND DEVICE FOR PROCESSING ERROR ADDRESSES
(FR) PROCEDE ET DISPOSITIF DE TRAITEMENT D'ADRESSES D'ERREUR
(DE) VERFAHREN UND VORRICHTUNG ZUM VERARBEITEN VON FEHLERADRESSEN
Zusammenfassung:
(EN) The invention relates to a method and a device for processing error addresses. The number of the error addresses is reduced exactly as required for subsequently evaluating the error situation. In a preferred embodiment, error addresses are not stored when more than one given number of errors is detected for a column when a matrix-shaped memory is checked column by column or per line when a matrix-shaped memory is checked line by line. The inventive method and device are used in the testing of a semiconductor memory.
(FR) La présente invention concerne un procédé et un dispositif de traitement d'adresses d'erreur. Selon ce procédé, le nombre d'adresses d'erreur est réduit exactement tel que cela est nécessaire pour une évaluation ultérieure de la situation d'erreur. Les adresses d'erreur ne sont de préférence pas enregistrées lorsque qu'un nombre d'erreurs supérieur à un nombre défini est détecté pour une colonne, lors d'un contrôle colonne par colonne d'une mémoire se présentant sous forme de matrice, ou par ligne, lors d'un contrôle ligne par ligne d'une mémoire se présentant sous forme de matrice. Ce procédé et ce dispositif sont mis en oeuvre lors de la vérification d'une mémoire à semi-conducteurs.
(DE) Die Erfindung beschreibt ein Verfahren und eine Vorrichtung zum Verarbeiten von Fehleradressen, bei denen die Anzahl der Fehleradressen in dem Maße reduziert wird, wie sie für eine spätere Auswertung der Fehlersituation notwendig ist. Vorzugsweise werden Fehleradressen dann nicht abgespeichert, wenn mehr als eine vorgegebene Anzahl von Fehlern für eine Spalte bei einer spaltenweisen Überprüfung eines matrixförmigen Speichers oder pro Reihe bei einer reihenweisen Überprüfung eines matrixförmigen Speichers bekannt werden. Verfahren und Vorrichtung werden beim Testen von einem Halbleiterspeicher eingesetzt.
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Designierte Staaten: JP, KR, US
Europäisches Patentamt (EPO) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Veröffentlichungssprache: Deutsch (DE)
Anmeldesprache: Deutsch (DE)