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1. (WO1999035693) HALBLEITERSPEICHERANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/1999/035693    Internationale Veröffentlichungsnummer:    PCT/DE1998/003518
Veröffentlichungsdatum: 15.07.1999 Internationales Anmeldedatum: 30.11.1998
Antrag nach Kapitel 2 eingegangen:    10.06.1999    
IPC:
H01L 21/8242 (2006.01), H01L 27/108 (2006.01)
Anmelder: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, 80333 München (DE) (For All Designated States Except US).
KRAUTSCHNEIDER, Wolfgang [DE/DE]; (DE) (For US Only).
HOFMANN, Franz [DE/DE]; (DE) (For US Only).
SCHLÖSSER, Till [DE/DE]; (DE) (For US Only)
Erfinder: KRAUTSCHNEIDER, Wolfgang; (DE).
HOFMANN, Franz; (DE).
SCHLÖSSER, Till; (DE)
Allgemeiner
Vertreter:
SIEMENS AKTIENGESELLSCHAFT; Postfach 22 16 34, D-80506 München (DE)
Prioritätsdaten:
198 00 340.4 07.01.1998 DE
Titel (DE) HALBLEITERSPEICHERANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
(EN) SEMICONDUCTOR MEMORY SYSTEM AND METHOD FOR PRODUCING SAME
(FR) SYSTEME DE MEMOIRE A SEMI-CONDUCTEURS ET PROCEDE PERMETTANT DE LE PRODUIRE
Zusammenfassung: front page image
(DE)Halbleiterspeicheranordnung mit einem Halbleiterkörper (1) in dem Speicherzellen (SZ1, SZ2) ausgebildet sind, die jeweils einen Auswahltransistor (T2) und Speichermittel (C¿G?, C¿GS?, C¿GD?) zur Speicherung elektrischer Ladung aufweisen, wobei der Halbleiterkörper (1) Säulen mit wenigstens annäherungsweise vertikal verlaufenden Seitenflächen (4, 6) aufweist, wobei jede Speicherzelle (SZ1, SZ2, SZ3) an einer Seitenfläche (4; 6) einer der Säulen (2) ausgebildet ist.
(EN)The invention relates to a semiconductor memory system comprising a semiconductor body (1) in which memory cells (SZ1, SZ2) are configured which each have a selection transistor (T2) and memory means (C¿G?, C¿GS?, C¿GD?) for memorising an electrical charge. The semiconductor body (1) has columns, the lateral surfaces (4, 6) of which extend at least approximately in a vertical manner. Each memory cell (SZ1, SZ2, SZ3) is embodied on a lateral surface (4; 6) of one of the columns (2).
(FR)L'invention concerne un système de semi-conducteurs comportant un corps à semi-conducteur (1) dans lequel sont formées des cellules de mémorisation (SZ1, SZ2) dont chacune présente un transistor de sélection (T2) et des éléments de mémorisation (C¿G?, C¿GS?, C¿GD?) pour mémoriser la charge électrique. Le corps à semi-conducteur (1) comporte des colonnes présentant des surfaces latérales (4, 6) s'étendant au moins approximativement verticalement. Chaque cellule de mémorisation (SZ1, SZ2, SZ3) est formée sur une face latérale (4; 6) d'une des colonnes (2).
Designierte Staaten: US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)