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1. (WO1999033113) HALBLEITERSPEICHER, HERSTELLVERFAHREN FÜR DEN HALBLEITERSPEICHER UND IMPLANTATIONSMASKE
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/1999/033113    Internationale Veröffentlichungsnummer:    PCT/DE1998/002854
Veröffentlichungsdatum: 01.07.1999 Internationales Anmeldedatum: 24.09.1998
Antrag nach Kapitel 2 eingegangen:    24.03.1999    
IPC:
H01L 21/8238 (2006.01), H01L 21/8242 (2006.01), H01L 27/092 (2006.01)
Anmelder: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (For All Designated States Except US).
KIESLICH, Albrecht [DE/DE]; (DE) (For US Only).
SAVIGNAC, Dominique [FR/DE]; (DE) (For US Only).
ECKSTEIN, Elke [DE/DE]; (DE) (For US Only)
Erfinder: KIESLICH, Albrecht; (DE).
SAVIGNAC, Dominique; (DE).
ECKSTEIN, Elke; (DE)
Allgemeiner
Vertreter:
SIEMENS AKTIENGESELLSCHAFT; Postfach 22 16 34, D-80506 München (DE)
Prioritätsdaten:
297 22 439.5 18.12.1997 DE
Titel (DE) HALBLEITERSPEICHER, HERSTELLVERFAHREN FÜR DEN HALBLEITERSPEICHER UND IMPLANTATIONSMASKE
(EN) SEMICONDUCTOR MEMORY, METHOD FOR PRODUCING SAID SEMICONDUCTOR MEMORY, AND IMPLANTATION MASK
(FR) MEMOIRE A SEMI-CONDUCTEUR, PROCEDE DE FABRICATION DE MEMOIRE A SEMI-CONDUCTEUR ET MASQUE D'IMPLANTATION
Zusammenfassung: front page image
(DE)Bei der Halbleiterspeicheranordnung werden implantationsbedingte Gitterstörungen im Bereich der Speicherelektrode dadurch vermieden, daß das mit der Elektrode verbundene erste dotierte Gebiet (6) des zugehörigen Auswahltransistors schwächer dotiert wird als das zweite dotierte Gebiet (7) des Auswahltransistors, das mit der Bitleitung verbunden wird. Dies wird dadurch erreicht, daß eine Implantation mit einer Zusatzmaske (Z) durchgeführt wird, die schädigungsempfindliche Bereiche der Zelle abdeckt und das zweite dotierte Gebiet sowie ggf. die Transistoren des entsprechenden Leitungstyps in der Peripherie offenläßt.
(EN)The invention relates to a semiconductor memory arrangement. The aim of the invention is to prevent implantation-related lattice distortions in the area of the memory electrode. To this end, the first doped area (6) of the designated selection transistor, which is connected to the electrode, is more weakly doped than the second doped area (7) of the selection transistor, which is connected to the bit line. According to the invention, an implantation is carried out with an additional mask (Z), said mask covering the areas of the cell which are sensitive to damage and leaving free the second doped area and optionally, the transistors of the corresponding conduction type in the periphery.
(FR)Dans un dispositif à mémoire à semi-conducteur, des défauts du réseau cristallin, dus à l'implantation, dans le domaine de l'électrode à mémoire, sont évités grâce au fait que le premier domaine dopé (6) connecté à l'électrode, du transistor de sélection correspondant est plus faiblement dopé que le deuxième domaine dopé (7) du transistor de sélection qui est connecté avec la ligne de bits. L'invention est caractérisée en ce qu'on effectue une implantation avec un masque supplémentaire (Z) qui recouvre les domaines de la cellule sensibles aux dommages, et laisse dégagé dans la périphérie le deuxième domaine dopé et, éventuellement les transistors du type de conduction correspondant.
Designierte Staaten: JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)