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1. (WO1999033105) VERFAHREN ZUM HERSTELLEN EINES SPEICHERZELLEN-ARRAYS
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/1999/033105    Internationale Veröffentlichungsnummer:    PCT/DE1998/003673
Veröffentlichungsdatum: 01.07.1999 Internationales Anmeldedatum: 15.12.1998
Antrag nach Kapitel 2 eingegangen:    10.06.1999    
IPC:
H01L 21/8247 (2006.01)
Anmelder: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, D-81541 München (DE) (For All Designated States Except US).
TEMPEL, Georg [DE/DE]; (DE) (For US Only).
KUTTER, Christoph [DE/DE]; (DE) (For US Only)
Erfinder: TEMPEL, Georg; (DE).
KUTTER, Christoph; (DE)
Prioritätsdaten:
197 56 601.4 18.12.1997 DE
Titel (DE) VERFAHREN ZUM HERSTELLEN EINES SPEICHERZELLEN-ARRAYS
(EN) PROCESS FOR PRODUCING A MEMORY CELL ARRAY
(FR) PROCEDE DE PRODUCTION D'UN ENSEMBLE DE CELLULES DE MEMOIRE
Zusammenfassung: front page image
(DE)Die vorliegende Erfindung schafft ein Verfahren zum Herstellen eines Speicherzellen-Arrays, insbesondere eines EPROM- bzw. EEPROM-Speicherzellen-Arrays, mit einem Siliziumsubstrat (2), auf dem Siliziumsubstrat (2) angeordneten Isolationsgebieten (1), und auf den Isolationsgebieten (1) angeordneten Wortleitungen (3 bis 6) mit den Schritten: Vergraben der Isolationsgebiete (1) auf dem Siliziumsubstrat (2) gemäss der STI (Shallow Trench Isolation)-Technik; Ausbilden der Wortleitungen (3 bis 6) auf den Isolationsgebieten (1); Abdecken der Wortleitungen (3, 6) mit einer Hartmaske (7a bis 7d) und Seitenwandoxiden (8a bis 8h); CVD-Abscheiden eines Oxids bzw. Nitrids seitlich auf die Hartmaske (7a bis 7d) und auf die Seitenwandoxide (8a bis 8h) zur Festlegung eines Abstandshalters (Spacer) (9a bis 9h); Ätzen von Abstandskanälen (10a, 10b, 10c) in die Isolationsgebiete (1) zwischen aneinandergrenzenden Wortleitungen (3 bis 6); Aufbringen einer SAS (Self Alligned Source)-Lackmaske (11a, 11b) derart, das jeweils zwei benachbarte beschichtete Wortleitungen (3, 4; 5, 6) auf zueinander weisenden Abschnitten einschliesslich des zwischen diesen Wortleitungen liegenden Abstandskanals (10a, 10c), maskiert sind, während jeweils zwei benachbarte maskierte Wortleitungen (4, 5) der maskierten Wortleitungspaare (3, 4; 5, 6) auf zueinander weisenden Abschnitten unmaskiert bleiben: Belichten des SAS-Lackmaske (11a, 11b); anisotropes Ätzen der von der SAS-Lochmaske (11a, 11b) nicht abgedeckten Bereiche der Isolationsgebiete (1) unter Absenkung der Sohle (12) der nicht abgedeckten Abstandskanäle (10b) bis zumindest auf die Oberfläche des freiliegenden Siliziumsubstrats (2), und Entfernen der SAS-Lochmaske (11a, 11b) zum Freilegen der gewonnenen Struktur.
(EN)A process is disclosed for producing a memory cell array, in particular en EPROM or EEPROM memory cell array with a silicon substrate (2), insulating zones (1) arranged on the silicon substrate (2) and word-lines (3-6) arranged on the insulating zones (1). The process has the following steps: the insulating zones (1) are buried in the silicon substrate by the STI (shallow trench isolation) technique; the word lines (3-6) are formed on the insulating zones (1); the word lines (3-6) are covered with a hard mask (7a-7d) and side wall oxides (8a-8h); an oxide or nitride is laterally deposited by CVD on the hard mask (7a-7d) and side wall oxides (8a-(h) to create a spacer (9a-9h); spacer channels (10a, 10b, 10c) are etched in the insulating zones (1) between adjacent word lines (3-6); an SAS (self-aligned source) lacquer mask (11a, 11b) is applied in such a way that every two adjacent, coated word lines (3, 4; 5, 6) located on mutually opposite sections, including the space channel (10a, 10c) located between these word lines, are masked, while every two adjacent, masked word lines (4, 5) of the masked pairs of word lines (3, 4; 5, 6) remain unmasked on mutually opposite sections; the SAS lacquer mask (11a, 11b) is exposed to light; the regions of the insulating zones (1) which are not covered by the SAS perforated mask (11a, 11b) are anisotropically etched while lowering the bottom (12) of the non-covered spacer channels (10b) down to at least the surface of the exposed silicon substrate (2); and the SAS perforated mask (11a, 11b) is removed to expose the resultant structure.
(FR)L'invention concerne un procédé de production d'un ensemble de cellules de mémoire, notamment d'un ensemble de cellules de mémoire EPROM ou EEPROM, comprenant un substrat de silicium (2), des zones d'isolation (1) placées sur le substrat de silicium (2), et des lignes de mots (3 à 6) placées sur les zones d'isolation (1). Ce procédé consiste: à creuser les zones d'isolation (1) dans le substrat de silicium (2) selon la technique Shallow Trench Isolation (STI); à former des lignes de mots (3 à 6) dans les zones d'isolation (1); à recouvrir ces lignes de mots (3, 6) d'un masque dur (7a à 7d) et d'oxydes de parois latérales (8a à 8h); à déposer latéralement par voie chimique en phase vapeur un oxyde ou un nitrure sur le masque dur (7a à 7d) et sur les oxydes de parois latérales (8a à 8h) pour créer une entretoise (9a à 9h); à graver des canaux d'espacement (10a, 10b, 10c) dans les zones d'isolation (1) entre les lignes de mots (3 à 6) adjacentes; à appliquer un masque de vernis-source auto-alignée (SAS) (11a, 11b) de telle façon que toutes les deux lignes de mots (3, 4; 5, 6) recouvertes, voisines et situées dans des sections opposées soient masquées, y compris le canal d'espacement (10a, 10c) situé entre ces lignes de mots tandis que toutes les deux lignes de mots (4, 5) masquées voisines des paires de lignes de mots masquées (3, 4; 5, 6) demeurent découvertes dans des sections opposées; à exposer le masque de vernis SAS (11a, 11b) à la lumière; à procéder à la gravure anisotrope des régions des zones d'isolation (1) non recouvertes par le masque de vernis SAS (11a, 11b) par abaissement du fond (12) des canaux d'espacement (10b) non recouverts au moins jusqu'à la surface du substrat de silicium (2) mis à découvert et enfin à enlever le masque de vernis SAS (11a, 11b) afin de dégager la structure obtenue.
Designierte Staaten: JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)