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1. (WO1999033104) HALBLEITERSPEICHER, HERSTELLVERFAHREN FÜR DEN HALBLEITERSPEICHER UND IMPLANTATIONSMASKE
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/1999/033104    Internationale Veröffentlichungsnummer:    PCT/DE1998/002853
Veröffentlichungsdatum: 01.07.1999 Internationales Anmeldedatum: 24.09.1998
IPC:
H01L 21/8239 (2006.01), H01L 21/8242 (2006.01)
Anmelder: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (For All Designated States Except US).
KIESLICH, Albrecht [DE/DE]; (DE) (For US Only).
ECKSTEIN, Elke [DE/DE]; (DE) (For US Only)
Erfinder: KIESLICH, Albrecht; (DE).
ECKSTEIN, Elke; (DE)
Allgemeiner
Vertreter:
SIEMENS AKTIENGESELLSCHAFT; Postfach 22 16 34, D-80506 München (DE)
Prioritätsdaten:
297 22 440.9 18.12.1997 DE
Titel (DE) HALBLEITERSPEICHER, HERSTELLVERFAHREN FÜR DEN HALBLEITERSPEICHER UND IMPLANTATIONSMASKE
(EN) SEMICONDUCTOR MEMORY, METHOD FOR PRODUCING SAID SEMICONDUCTOR MEMORY, AND IMPLANTATION MASK
(FR) MEMOIRE A SEMI-CONDUCTEUR, SON PROCEDE DE FABRICATION ET MASQUE D'IMPLANTATION
Zusammenfassung: front page image
(DE)Bei der Halbleiterspeicheranordnung werden die Transistoren im Zellenfeld und in der Peripherie silizidfrei mit Anschlüssen verbunden. Ein ausreichend niedriger Widerstand wird dadurch erreicht, daß eine Implantation in die S/D-Gebiete mit einer Zusatzmaske (Z) durchgeführt wird, die schädigungsempfindliche Bereiche der Zelle in der Umgebung des Zellknotens abdeckt und die übrigen dotierten Gebiete des entsprechenden Leitfähigkeitstyps offenläßt. Implantationsbedingte Gitterstörungen im Bereich der Speicherelektrode werden dadurch vermieden, daß das mit der Elektrode verbundene erste dotierte Gebiet (6) des zugehörigen Auswahltransistors schwächer dotiert wird als das zweite dotierte Gebiet (7) des Auswahltransistors, das mit der Bitleitung verbunden wird.
(EN)According to the invention, the transistors of a semiconductor memory are connected to terminals in the cell field and on the periphery without using silicide. In order to obtain a sufficiently low resistance, an implantation into the S/D areas is carried out using an additional mask (Z). Said mask covers areas of the cells which are sensitive to damage in the area surrounding the cell node whilst leaving the other doped areas of the respective conductivity type free. In order to prevent implantation-related lattice distortions in the area of the memory electrode, the first doped area (6) of the designated selection transistor, which is connected to the electrode, is more weakly doped than the second doped area (7) of the selection transistor which is connected to the bit line.
(FR)Dispositif de mémoire à semi-conducteur dans lequel les transistors sont reliés, dans le champ de cellules et dans la périphérie, sans siliciure, à des connexions. Une résistance suffisamment faible est obtenue en effectuant une implantation dans les domaines S/D au moyen d'un masque complémentaire (Z) qui recouvre les zones, sensibles aux dommages, des cellules dans l'environnement des noeuds de cellules, tout en conservant les autres zones dopées du type de conductivité correspondant. Les déformations de réseau dues à l'implantation dans la zone de l'électrode à mémoire sont évitées grâce au fait que la première zone dopée (6), connectée à l'électrode, du transistor de sélection correspondant est plus faiblement dopée que la deuxième zone dopée (7) du transistor de sélection qui est connecté à la ligne de bits.
Designierte Staaten: JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)