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1. (WO1999000847) SRAM-ZELLENANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/1999/000847    Internationale Veröffentlichungsnummer:    PCT/DE1998/001551
Veröffentlichungsdatum: 07.01.1999 Internationales Anmeldedatum: 05.06.1998
Antrag nach Kapitel 2 eingegangen:    04.11.1998    
IPC:
H01L 21/8244 (2006.01), H01L 27/11 (2006.01)
Anmelder: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (For All Designated States Except US).
GOEBEL, Bernd [DE/DE]; (DE) (For US Only).
BERTAGNOLLI, Emmerich [IT/DE]; (DE) (For US Only).
WILLER, Josef [DE/DE]; (DE) (For US Only).
HASLER, Barbara [DE/DE]; (DE) (For US Only).
VON BASSE, Paul-Werner [DE/DE]; (DE) (For US Only)
Erfinder: GOEBEL, Bernd; (DE).
BERTAGNOLLI, Emmerich; (DE).
WILLER, Josef; (DE).
HASLER, Barbara; (DE).
VON BASSE, Paul-Werner; (DE)
Prioritätsdaten:
197 27 472.2 27.06.1997 DE
Titel (DE) SRAM-ZELLENANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
(EN) SRAM-CELL ASSEMBLY AND METHOD FOR REALISING THE SAME
(FR) GROUPEMENT DE CELLULES DE MEMOIRE RAM STATIQUE ET SON PROCEDE DE PRODUCTION
Zusammenfassung: front page image
(DE)Die SRAM-Zellenanordnung umfaßt pro Speicherzelle sechs MOS-Transistoren, die als vertikale Transistoren ausgebildet sind. Die MOs-Transistoren werden an Flanken von Gräben (G1, G2, G4) angeordnet. Als Spacer ausgebildete Teile der Speicherzelle, wie z.B. Gateelektroden (Ga2, Ga4) oder leitende Strukturen (L3), werden über angrenzende oberhalb einer Oberfläche (O) eines Substrats (S) angeordnete horizontale leitende Strukturen (H5) kontaktiert. Verbindungen zwischen Teilen von Speicherzellen erfolgen über an den Flanken der Vertiefungen angeordnete dritte leitende Strukturen (L3) und Wortleitungen (W), über Diffusionsgebiete (D2), die innerhalb des Substrats (S) an die Flanken der Vertiefungen angrenzen, über erste Bitleitungen, über zweite Bitleitungen (B2) oder/und über leitende Strukturen (L1, L2, L6), die teilweise in unterschiedlicher Höhe bezüglich einer Achse senkrecht zu der Oberfläche (O) angeordnet sind. Kontakte (K5) kontaktieren mehrere Teile der MOS-Transistoren zugleich.
(EN)The present invention relates to a SRAM-cell assembly which includes for each memory cell six MOS transistors designed as vertical transistors, wherein said MOS transistors are mounted on the sides of grooves (G1, G2, G4). A plurality of memory cells elements, such gate electrodes (Ga2, Ga4) or conductive structures (L3), are used as spacers and connected using adjacent horizontal conductive structures (5) which are placed above the surface (O) of a substrate (S). The connections between the different parts of the memory cells are made using word-lines (W) and third conductive structures (L3) located on the sides of recesses, using diffusion areas (D2) adjacent to the sides of the recesses within the substrate (S) and using first bit-lines, second bit-lines (B2) and/or conductive structures (L1, L2, L6) which are partially perpendicular to the surface (O) and located at different heights relative to an axis. The contacts (K5) connect simultaneously several parts of the MOS transistors.
(FR)L'invention concerne un groupement de cellules de mémoire RAM statique comprenant, par cellule mémoire, six transistors MOS conçus en tant que transistors verticaux. Les transistors MOS sont montés sur les flancs de tranchées (G1, G2, G4). Des éléments des cellules mémoire, servant d'espaceurs, par ex. des électrodes de grille (Ga2, Ga4) ou des structures conductrices (L3), sont mis en contact par l'intermédiaire de structures conductrices horizontales adjacentes (5) placées au-dessus d'une surface (O) d'un substrat (S). Les connexions entre les parties des cellules mémoire s'effectuent par l'intermédiaire de troisièmes structures conductrices (L3) placées sur les flancs des évidements, et par l'intermédiaire de lignes de mots (W), par l'intermédiaire de zones de diffusion (D2) qui sont adjacentes aux flancs des évidements, à l'intérieur du substrat (S), par l'intermédiaire de premières lignes de binaires, de deuxièmes lignes de binaires (B2) et/ou de structures conductrices (L1, L2, L6) qui sont placées en partie perpendiculairement à la surface (O), à des hauteurs différentes par rapport à un axe. Les contacts (K5) mettent simultanément en contact plusieurs parties des transistors MOS.
Designierte Staaten: CN, JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)