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1. (WO1997023878) VERFAHREN ZUM BETRIEB EINER SRAM MOS-TRANSISTOR SPEICHERZELLE
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/1997/023878    Internationale Anmeldenummer    PCT/DE1996/002394
Veröffentlichungsdatum: 03.07.1997 Internationales Anmeldedatum: 12.12.1996
Antrag nach Kapitel 2 eingegangen:    25.06.1997    
IPC:
G11C 11/409 (2006.01), G11C 11/419 (2006.01)
Anmelder: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (For All Designated States Except US).
BERTHOLD, Jörg [DE/DE]; (DE) (For US Only).
DRESEL, Jürgen [DE/DE]; (DE) (For US Only)
Erfinder: BERTHOLD, Jörg; (DE).
DRESEL, Jürgen; (DE)
Prioritätsdaten:
195 48 053.8 21.12.1995 DE
Titel (DE) VERFAHREN ZUM BETRIEB EINER SRAM MOS-TRANSISTOR SPEICHERZELLE
(EN) METHOD OF OPERATING AN SRAM MOS TRANSISTOR STORAGE CELL
(FR) PROCEDE D'ACTIONNEMENT D'UNE CELLULE DE MEMOIRE RAM STATIQUE A TRANSISTORS MOS
Zusammenfassung: front page image
(DE)Die Speicherzelle besteht aus einer 6 Transistor Speicherzelle aus zwei rückgekoppelten Invertern (MN5, MP3; MN6, MP4), die jeweils über einen von einer Wortleitung (WL, WLS) angesteuerten Auswahltransistor (MN1, MN2) mit einer Bitleitung (BL, BLQ) verbunden sind. Beim Schreiben einer Information in die Speicherzelle werden beide Auswahltransistoren leitend gesteuert. Beim Lesen des Inhaltes der Zelle wird nur der erste Auswahltransistor (MN1) leitend gesteuert, der andere Auswahltransistor (MN2) bleibt gesperrt. Auf diese Weise wird beim Lesen nur eine Bitleitung (BL) umgeladen.
(EN)The 6-transistor storage cell consists of two regenerative inverters (MN5, MP3; MN6, MP4) connected via a selector transistor (MN1, MN2) controlled by a word line (WL, WLS) to a bit line (BL, BLQ). When data are entered in the storage cell, both selector transistors are conductively driven. Only the first selector transistor (MN1) is conductively driven on the read-out of the content of the cell, while the other remains blocked. Thus, on read-out, only one bit line (BL) is reverse-charged.
(FR)L'invention concerne une cellule de mémoire qui consiste en une cellule de mémoire à six transistors composée de deux inverseurs (MN5, MP3; MN6, MP4) à rétroaction, reliés chacun à une ligne de binaire par l'intermédiaire d'un transistor de sélection (MN1, MN2) piloté par une ligne de mots (WL, WLS). Lorsqu'une information est introduite dans la cellule de mémoire, les deux transistors de sélection sont pilotés de manière conductrice. Lors de la lecture du contenu de la cellule, seul le premier transistor de sélection (MN1) est piloté de manière conductrice, l'autre transistor de sélection (MN2) demeurant bloqué. Ce procédé permet de n'inverser la charge que d'une seule ligne de binaire (BL) au moment de la lecture.
Designierte Staaten: JP, KR, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)