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1. (WO1997022139) FESTWERTSPEICHERZELLENANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/1997/022139    Internationale Anmeldenummer    PCT/DE1996/002328
Veröffentlichungsdatum: 19.06.1997 Internationales Anmeldedatum: 05.12.1996
Antrag nach Kapitel 2 eingegangen:    04.07.1997    
IPC:
H01L 21/8246 (2006.01), H01L 27/112 (2006.01)
Anmelder: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (For All Designated States Except US).
KRAUTSCHNEIDER, Wolfgang [DE/DE]; (DE) (For US Only).
LAU, Frank [DE/DE]; (DE) (For US Only).
HOFMANN, Franz [DE/DE]; (DE) (For US Only)
Erfinder: KRAUTSCHNEIDER, Wolfgang; (DE).
LAU, Frank; (DE).
HOFMANN, Franz; (DE)
Prioritätsdaten:
195 45 903.2 08.12.1995 DE
Titel (DE) FESTWERTSPEICHERZELLENANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
(EN) READ-ONLY STORAGE CELL ARRANGEMENT AND METHOD FOR PRODUCING THE SAME
(FR) MEMOIRE MORTE ET SON PROCEDE DE PRODUCTION
Zusammenfassung: front page image
(DE)Eine Festwertspeicherzellenanordnung umfaßt planare MOS-Transistoren, die in parallel verlaufenden Zeilen angeordnet sind. Benarchbarte Zeilen verlaufen abwechselnd am Boden von Längsgräben (6) und zwischen benachbarten Langsgräben (6). Die Bitleitungen (11a, 12, 11b) verlaufen quer und die Wortleitungen (19) parallel zu den Längsgräben (6). Die Speicherzellenanordnung ist mit einer Fläche pro Speicherzelle von 2F2 (F: minimale Strukturgröße) herstellbar.
(EN)The invention concerns a read-only storage cell arrangement comprising planar MOS transistors disposed in parallel rows. Adjacent rows run alternately along the base of longitudinal grooves (6) and between adjacent longitudinal grooves (6). The bit lines (11a, 12, 11b) run transversely to the longitudinal grooves (6) and the word lines (19) run parallel thereto. The storage cell arrangement can be produced with an area of 2F2 per storage cell (F: is minimum size of structure).
(FR)L'invention concerne une mémoire morte qui comprend des transistors MOS planaires, disposés en ligne parallèles. Des lignes adjacentes s'étendent en alternance sur le fond de rainures longitudinales (6) et entre des rainures longitudinales (6) adjacentes. Les lignes binaires (11a, 12, 11b) s'étendent transversalement aux rainures longitudinales (6) et les lignes de mots (19), parallèlement. Le système d'élément de mémoire peut être produit avec une surface de 2F2 (F: dimension structurale minimale) par cellule de mémoire.
Designierte Staaten: JP, KR, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)