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1. (WO1994000875) HALBLEITERSPEICHERANORDNUNG UND VERFAHREN ZU IHRER HERSTELLUNG
Aktuellste beim Internationalen Büro vorliegende bibliographische Daten   

TranslationÜbersetzung: Original-->Deutsch
Veröff.-Nr.:    WO/1994/000875    Internationale Veröffentlichungsnummer:    PCT/DE1993/000552
Veröffentlichungsdatum: 06.01.1994 Internationales Anmeldedatum: 24.06.1993
IPC:
H01L 21/8242 (2006.01), H01L 27/108 (2006.01)
Anmelder: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (For All Designated States Except US).
KÜSTERS, Karl, Heinz [DE/DE]; (DE) (For US Only).
STELZ, Franz, Xaver [DE/DE]; (DE) (For US Only).
MÜLLER, Wolfgang [AT/DE]; (DE) (For US Only)
Erfinder: KÜSTERS, Karl, Heinz; (DE).
STELZ, Franz, Xaver; (DE).
MÜLLER, Wolfgang; (DE)
Prioritätsdaten:
P 42 21 433.5 30.06.1992 DE
Titel (DE) HALBLEITERSPEICHERANORDNUNG UND VERFAHREN ZU IHRER HERSTELLUNG
(EN) SEMICONDUCTOR STORAGE ARRANGEMENT AND PROCESS FOR PRODUCING IT
(FR) DISPOSITIF DE MEMORISATION A SEMICONDUCTEUR ET SON PROCEDE DE FABRICATION
Zusammenfassung: front page image
(DE)Die Speicheranordnung weist DRAM-Speicherzellen auf, bei denen der Kondensator oberhalb des Transistors und oberhalb der Bitleitung (16) angeordnet ist (sogenannter Stacked-Capacitor-Above-Bitline-Zelle). Erfindungsgemäß besitzt die Zelle im wesentlichen selbstjustierte Kontaktlöcher zum Anschluß einer Kondensatorplatte (19, 33, 40) und der Bitleitung (16) an den Transistor (45). Dadurch und durch eine Planarisierung vor Erzeugen der Kontaktlöcher (12, 13) kann die Bitleitung (16) auf einer relativ ebenen Oberfläche hergestellt werden. Der Kondensator kann als flacher Kondensator oder zur Kapazitätserhöhung als schüssel- oder kammförmiger Kondensator hergestellt werden. Durch die erfindungsgemäße Speichermatrix mit wellenförmig verlaufenden Wortleitungen wird die Planarisierung unterstützt und ein minimaler Platzbedarf erzielt.
(EN)The storage arrangement has DRAM storage cells in which the capacitor is arranged above the transistor and above the bit line (stacked capacitor above bit line cell). According to the invention, the cell essentially has self-adjusting contact holes for the connection of a capacitor plate (19, 33, 40) and the bit line (16) to the transistor (45). Thereby, and through the planarisation before the contact holes (12, 13) are made, the bit line (16) can be produced on a reltively flat surface. The capacitor may be a flat type or, to increase the capacitance, take the form of a dish or comb-shaped capacitor. The storage matrix of the invention with corrugated word lines reinforces planarisation and minimises the space required.
(FR)Le dispositif de mémorisation comprend des cellules de mémoire DRAM, dans lesquelles le condensateur est placé au-dessus du transistor et au-dessus de la ligne de binaire (16) (cellules à condensateur multicouches au-dessus de la ligne de binaire). Selon l'invention, la cellule comporte des trous de contact sensiblement à ajustage automatique pour raccorder une plaquette de condensateur (19, 33, 40) et la ligne de binaire (16) au transistor (45). Outre cela, une planarisation avant de réaliser les trous de contact (12, 13) permet de produire une ligne de binaire (16) sur une surface relativement plane. Le condensateur peut être plat ou se présenter sous forme de cuvette ou de peigne afin d'augmenter la capacité. La matrice de mémoire réalisée selon l'invention, qui présente des lignes de mots ondulantes, renforce la planarisation et ne nécessite qu'un encombrement minimal.
Designierte Staaten: JP, KR, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Veröffentlichungssprache: German (DE)
Anmeldesprache: German (DE)