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1. (US20110039509) Wireless receiver

Anmeldenummer: 12854210 Anmeldedatum: 11.08.2010
Veröffentlichungsnummer: 20110039509 Veröffentlichungsdatum: 17.02.2011
Erteilungsnummer: 08849226 Erteilungsdatum: 30.09.2014
Veröffentlichungsart : B2
IPC:
H04B 1/18
H04J 1/16
H04L 7/00
H04B 1/40
H Elektrotechnik
04
Elektrische Nachrichtentechnik
B
Übertragung
1
Einzelheiten von Übertragungssystemen, soweit sie nicht von einer einzigen der Gruppen H04B3/-H04B13/138; Einzelheiten von Übertragungssystemen, die nicht durch das zur Übertragung verwendete Medium gekennzeichnet sind
06
Empfänger
16
Schaltungen
18
Eingangsschaltungen, z.B. zum Koppeln an eine Antenne oder Übertragungsleitung
H Elektrotechnik
04
Elektrische Nachrichtentechnik
J
Multiplex-Verkehr
1
Frequenz-Multiplexsysteme
02
Einzelheiten
16
Überwachungsanordnungen
H Elektrotechnik
04
Elektrische Nachrichtentechnik
L
Übertragung digitaler Information, z.B. Telegrafieverkehr
7
Anordnungen zum Synchronisieren des Empfängers mit dem Sender
H Elektrotechnik
04
Elektrische Nachrichtentechnik
B
Übertragung
1
Einzelheiten von Übertragungssystemen, soweit sie nicht von einer einzigen der Gruppen H04B3/-H04B13/138; Einzelheiten von Übertragungssystemen, die nicht durch das zur Übertragung verwendete Medium gekennzeichnet sind
38
Sendeempfangsgerät, d.h. Anordnungen, in denen Sender und Empfänger eine bauliche Einheit bilden und in denen wenigstens ein Teil zum Senden und zum Empfangen verwendet wird
40
Schaltungen
Anmelder: Bruchner Wolfgang
Cascoda Limited
Erfinder: Bruchner Wolfgang
Vertreter: Renner, Otto, Boisselle & Sklar, LLP
Prioritätsdaten:
Titel: (EN) Wireless receiver
Zusammenfassung: front page image
(EN)

A wireless receiver designed to conform to the standard IEEE 802.15.4. The receiver comprises an analog front-end and a digital decoder. The analog components of the front end include one or more amplifiers and an analog-to-digital converter (ADC). The digital decoder receives the output of the ADC and demodulates it in a demodulator which is driven at an a chip frequency by an internal or external clock. The demodulator comprises a sampler operable to sample the digital signal at a sampling frequency and a correlation unit operable to process a set of bits, referred to as a chip code, in the sampled digitized signal and output therefrom a set of correlation values. The set of correlation values is an indicator of likely mapping between the chip code that has been processed and a set of possible chip codes defined according to the standard. The demodulator further comprises a symbol selection unit and a frequency correction unit. The symbol selection unit has the function of deciding which symbol has been received based on an analysis of each set of correlation values. The frequency correction unit is operable to make adjustments to the chip frequency based on the correlation values output from the correlation unit, specifically to increase or decrease the chip frequency based on a measurement of whether the maximum correlation value among each set of correlation values occurs earlier or later than predicted. This scheme has the advantage that phase and frequency compensation is done after correlation avoiding the need for coherent demodulation while at the same time not requiring the stringent specifications of a conventional non-coherent demodulation scheme.