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1. KR1020180022835 - RRAM 디바이스들에서의 필라멘트 국소화, 에지 효과 감소, 및 형성/스위칭 전압 감소를 위한 기법들

Anmerkung: Text basiert auf automatischer optischer Zeichenerkennung (OCR). Verwenden Sie bitte aus rechtlichen Gründen die PDF-Version.
RRAM 디바이스들에서의 필라멘트 국소화, 에지 효과 감소, 및 형성/스위칭 전압 감소를 위한 기법들
기 술 분 야
 우선권
 이 특허는 2015년 6월 27일자로 출원된, "Techniques for filament localization, edge effect reduction, and forming/switching voltage reduction in RRAM devices"라는 명칭의 미국 특허 출원 제14/752,934호를 우선권 주장한다.
 분야
 본 명세서에 설명된 실시예들은 일반적으로 저항성 랜덤 액세스 메모리(resistive random access memory)(RRAM) 디바이스들에 관한 것으로, 더 상세하게는, RRAM 디바이스 내에서의 필라멘트들을 국소화하기 위한 기법들에 관한 것이다.
배경기술
 RRAM  디바이스는  유전체  고체  상태  재료에  걸쳐  저항을  변경함으로써  작동하는  비-휘발성  랜덤  액세스  메모리  컴퓨터  메모리의  타입이다.    스위칭하는  동안,  보통은  절연하고  있는  유전체  재료가  필라멘트(filament)로서  지칭된  전도  경로를  통해  전류를  전도하도록  되어  있다.    기존의  RRAM  스택들은  평면형이고,  그러므로,  충분히  높은  전압이  인가될  때,  전기장은  전체  RRAM  디바이스에  걸쳐  균일하게  인가된다.
 이와  같이,  스위칭하는  동안,  필라멘트는  RRAM  디바이스의  전반에  걸쳐  무작위적으로  형성될  수  있다.    예를  들어,  기존의  RRAM  디바이스들에서,  필라멘트는  에지에서의  결함들로  인해  충분한  전도성  경로를  제공하지  않을  수  있는  디바이스의  에지  근처에서  형성될  수  있다.    일부  사례들에서,  다수의  불충분한  필라멘트들이  RRAM  디바이스  내에서  무작위적으로  형성될  수  있다.    이와  같이,  RRAM  디바이스  내에서  국소화된  필라멘트를  형성하기  위한  기법을  제공하기  위한  필요성이  존재한다.    본  개시내용은  이  필요성을  해결한다.
도면의 간단한 설명
 도 1은 본 기술 분야에서 공지된 기존의 RRAM 디바이스 구조체이다.
도 2는 본 개시내용의 실시예에 따른, 예시적인 RRAM 디바이스 구조체이다.
도 3은 본 개시내용의 실시예에 따른, 또 다른 RRAM 디바이스 구조체이다.
도 4는 본 개시내용의 실시예에 따른, 역시 또 다른 RRAM 디바이스 구조체이다.
도 5는 본 개시내용의 실시예에 따른, 제4 예시적인 RRAM 디바이스 구조체이다.
도 6a 내지 도 6h는 본 개시내용의 실시예에 따른, RRAM 디바이스 구조체를 위한 프로세스 흐름 개략도들이다.
도 7은 본 개시내용의 실시예에 따른, 산소 교환 층을 포함하는 예시적인 RRAM 디바이스 구조체이다.
도 8은 본 개시내용의 역시 또 다른 실시예에 따른, 산소 교환 층을 포함하는 또 다른 RRAM 디바이스 구조체이다.
도 9는 본 개시내용의 실시예에 따른, 산소 교환 층을 포함하는 역시 또 다른 RRAM 디바이스 구조체이다.
도 10은 본 개시내용의 실시예에 따른, 산소 교환 층을 포함하는 제4 RRAM 디바이스 구조체이다.
도 11은 본 개시내용의 실시예에 따른, 산소 교환 층을 포함하는 제5 RRAM 디바이스 구조체이다.
도 12는 본 개시내용의 실시예에 따른, 산소 교환 층을 포함하는 제6 RRAM 디바이스 구조체이다.
도 13은 본 개시내용의 실시예에 따른, RRAM 유전체 층의 양쪽 면들 상에 배치된 산소 교환 층 및 금속 층을 갖는 예시적인 RRAM 디바이스 구조체이다.
도 14는 본 개시내용의 실시예에 따른, RRAM 유전체 층의 양쪽 면들 상에 배치된 산소 교환 층 및 금속 층을 갖는 또 다른 예시적인 RRAM 디바이스 구조체이다.
도 15는 본 개시내용의 실시예에 따른, RRAM 유전체 층의 양쪽 면들 상에 배치된 산소 교환 층 및 금속 층을 갖는 역시 또 다른 RRAM 디바이스 구조체이다.
도 16은 본 개시내용의 실시예에 따른, RRAM 유전체 층의 양쪽 면들 상에 배치된 산소 교환 층 및 금속 층을 갖는 제4 예시적인 RRAM 디바이스 구조체이다.
도 17은 본 개시내용의 하나 이상의 실시예들을 구현하는 인터포저이다.
도 18은 본 개시내용의 실시예에 따라 구축된 컴퓨팅 디바이스이다.
발명을 실시하기 위한 구체적인 내용
 랜덤  저항성  액세스  메모리  디바이스들의  시스템들  및  방법들과,  특히(그러나  배타적이지는  않음),  필라멘트  국소화(filament  localization)  및  형성/스위칭  전압  감소(forming/switching  voltage  reduction)를  위한  기법들을  구현하는  RRAM  디바이스들이  본  명세서에  설명되어  있다.    다음의  설명에서,  예시적인  구현예들의  다양한  양태들은  그  작업의  실체를  본  기술  분야의  다른  통상의  기술자들에게  전달하기  위하여  본  기술  분야의  통상의  기술자들에  의해  보편적으로  채용된  용어들을  이용하여  설명될  것이다.  그러나,  본  개시내용은  설명된  양태들  중의  오직  일부로  실시될  수  있다는  것이  본  기술  분야의  통상의  기술자들에게  명백할  것이다.  설명의  목적들을  위하여,  특정  숫자들,  재료들,  및  구성들은  예시적인  구현예들의  철저한  이해를  제공하기  위하여  기재되어  있다.  그러나,  본  개시내용은  특정  세부사항들  없이  실시될  수  있다는  것이  본  기술  분야의  통상의  기술자에게  명백할  것이다.    다른  사례들에서는,  널리  공지된  특징들이  예시적인  구현예들을  모호하게  하지  않기  위하여  생략되거나  간략화된다.
 다양한  동작들은  궁극적으로,  본  개시내용을  이해함에  있어서  가장  도움되는  방식으로  다수의  개별  동작들로서  설명될  것이지만,  그러나,  설명의  순서는  이  동작들이  반드시  순서  종속적인  것을  암시하는  것으로  해석되지  않아야  한다.    특히,  이  동작들은  제시의  순서로  수행될  필요가  없다.
 개시내용의  구현예들은  반도체  기판과  같은  기판  상에서  형성될  수도  있거나  수행될  수  있다.    일  구현예에서,  반도체  기판은  대형  실리콘  또는  실리콘-온-절연체(silicon-on-insulator)  하부구조체를  이용하여  형성된  결정질  기판일  수  있다.    다른  구현예들에서,  반도체  기판은,  게르마늄(germanium),  인듐  안티모나이드(indium  antimonide),  납  텔루라이드(lead  telluride),  인듐  아세나이드(indium  arsenide),  인듐  포스파이드(indium  phosphide),  갈륨  아세나이드(gallium  arsenide),  인듐  갈륨  아세나이드(indium  gallium  arsenide),  갈륨  안티모나이드(gallium  antimonide),  또는  III-V족  또는  IV족  재료들의  다른  조합들을  포함하지만,  이것으로  제한되지  않는,  실리콘(silicon)과  조합될  수  있거나  조합되지  않을  수  있는  대안적인  재료들을  이용하여  형성될  수  있다.    기판이  형성될  수  있는  재료들의  몇몇  예들이  여기에서  설명되지만,  반도체  디바이스가  구축될  수  있는  토대로서  작용할  수  있는  임의의  재료는  본  개시내용의  사상  및  범위  내에  속한다.
 도  1은  본  기술  분야에서  공지된  기존의  저항성  랜덤  액세스  메모리(RRAM)  디바이스(100)  구조체이다.    RRAM  디바이스(100)는  RRAM  유전체  재료(102)의  양쪽  면들  상에  배치된  상부  및  하부  전극(101,  103)을  포함한다.    상부  전극(101)의  측방향  면들  상에서,  RRAM  유전체  재료(102)  및  하부  전극(103)은  층간  유전체(interlayer  dielectric)(ILD)  영역들(104a,  104b)이다.    따라서,  RRAM  디바이스(100)  구조체는  기판(110)  상에  배치된  금속  및  유전체  재료들의  스택이다.
 상부  및  하부  전극들(101,  103)은  금속  재료로  구성될  수  있다.    예를  들어,  상부  및  하부  전극들(101,  103)은  티타늄  나이트라이드(titanium  nitride)(TiN)로  구성될  수도  있지만,  그것으로  제한되지  않는다.    일부  실시예들에서,  상부  및  하부  전극들(101,  103)은  텅스텐(tungsten)(W)을  또한  포함할  수  있다.
 RRAM  유전체  재료(102)는  옥사이드  재료를  포함할  수  있다.    예를  들어,  RRAM  유전체  재료(102)는  티타늄  옥사이드(titanium  oxide)(TiOx),  하프늄  옥사이드(hafnium  oxide)(HfOx),  탄탈륨  옥사이드(tantalum  oxide)(TaOx),  또는  텅스텐  옥사이드(tungsten  oxide)(WOx)를  포함할  수  있다.
 도  2는  본  개시내용의  실시예에  따른,  예시적인  RRAM  디바이스  구조체(200)이다.    RRAM  디바이스  구조체(200)는  기판(210)  상의  재료  층들의  스택을  포함한다.    RRAM  디바이스  구조체(200)는  상부  전극(201),  하부  전극(203),  RRAM  유전체  재료(202),  및  한  쌍의  측방향  ILD  영역들(204a,  204b)을  포함한다.    특히,  RRAM  유전체  재료(202)는  리세스(recess)(205)  부분을  포함한다.    일부  실시예들에서,  RRAM  유전체  재료(202)의  리세스(205)  부분은  상부  전극(201)에  인접한다.
 유리하게도,  리세스(205)  부분은  필라멘트  국소화를  가능하게  한다.    일부  실시예들에서,  리세스(205)는  RRAM  유전체  재료(202)의  중심  근처에,  그리고  RRAM  유전체  재료/ILD  계면의  에지들로부터  멀어져  있다.    이와  같이,  문턱  전압이  스위칭을  실시하기  위하여  인가될  때,  필라멘트(206)는  전기적  통로가  상부  전극(201)으로부터  하부  전극(203)으로  연장되도록,  리세스(205)  부분으로부터  하부  전극으로  연장되게  형성된다.    일부  구현예들에서,  산소  원자들은  이하에서  설명된  기법들에  의해  제거되었으므로,  필라멘트(206)  구역은  산소  공공(oxygen  vacancy)들로  이루어진다.    특히,  인가된  문턱치에  의해  생성된  전기장은  본  개시내용의  일부  실시예들에  따르면,  리세스(205)  부분의  외부의  유전체  재료(202)에서의  전기장의  대략  2배만큼  크다.
 일부  실시예들에서,  스위칭을  실시하기  위하여  필요한  문턱  전압은  0.5  내지  3  볼트의  범위일  수  있다.    그러나,  본  개시내용은  그것으로  제한되지  않는다.    일부  실시예들에서,  스위칭을  실시하기  위한  문턱  전압은  4nm-두께  RRAM  유전체  재료(202)에  대하여  3  볼트이다.
 도면에서  도시된  실시예에서,  리세스(205)  부분은  정사각형  프로파일을  가진다.    그러나,  이하에서  설명되는  바와  같이,  리세스(205)  부분은  그것으로  제한되지  않는다.    리세스(205)  부분은  본  기술  분야에서  공지된  임의의  기존의  반도체  프로세스에  의해  형성될  수  있다.    예를  들어,  에칭  프로세스와  같은  감축  프로세스(subtractive  process)는  이하에서  추가로  설명되는  바와  같이,  리세스(205)  부분을  형성하기  위하여  이용될  수  있다.    리세스(205)  부분의  깊이는  0.5  nm  내지  10  nm의  범위일  수  있다.    일부  실시예들에서,  리세스(205)  부분의  깊이는  2.0  nm이다.    리세스(205)  부분의  치수들은  RRAM  유전체  재료(202)의  재료  속성들에  종속될  수  있다는  것이  본  기술  분야의  통상의  기술자에  의해  이해되어야  한다.
 RRAM  디바이스  구조체(200)의  다른  층들은  치수들에  관하여  또한  정의될  수  있다.    RRAM  유전체  재료(202)는  1  nm  내지  9  nm의  두께를  가질  수  있다.    예를  들어,  RRAM  유전체  재료(202)의  두께는  4  nm이다.    실시예에서,  RRAM  유전체  재료(202)가  4  nm의  두께를  가질  때,  리세스(205)  부분의  두께는  대략  2  nm이다.    역시  또  다른  실시예에서,  RRAM  유전체  재료(202)가  8  nm의  두께를  가질  때,  리세스(205)  부분의  두께는  대략  2  nm이다.
 상부  및  하부  전극들(201,  203)은  각각  10  nm  내지  100  nm  사이의  두께를  가질  수  있다.    일부  실시예들에서,  상부  전극(201)  및  하부  전극(203)의  두께는  대략  30  nm이다.    ILD  영역들(204a,  204b)은  50  nm  내지  150  nm  사이의  두께를  가질  수  있다.
 도  3은  본  개시내용의  실시예에  따른,  또  다른  RRAM  디바이스  구조체(300)이다.    RRAM  디바이스  구조체(300)는,  상부  및  하부  전극(301,  303)  사이에  양자  모두  배치되고  기판(310)  상에  형성되는  RRAM  유전체  재료(302)의  최상부  표면  상에  배치된  추가적인  층(307)을  포함한다.    일부  실시예들에서,  추가적인  층(307)은  옥사이드  층과  같은  유전체  재료이다.    특히,  층(307)은  그것을  관통하는  리세스(305)를  가진다.    층(307)의  두께는  0.5  nm  내지  10  nm  사이일  수  있다.    이와  같이,  층(307)에  의해  제공되는  리세스(305)는  문턱  전압이  디바이스  구조체(300)에  인가될  때에  필라멘트(306)  국소화를  가능하게  한다.    도시된  실시예에서,  리세스(305)는  정사각형  프로파일을  가진다.
 도  4는  본  개시내용의  실시예에  따른,  역시  또  다른  RRAM  디바이스  구조체(400)이다.    RRAM  디바이스  구조체(400)는  도  2에서의  RRAM  디바이스  구조체(200)와  유사하지만,  그것으로부터  구별가능하다.    특히,  RRAM  디바이스  구조체(400)는  v-형상  리세스(405)  프로파일을  가진다.    특히,  v-형상  리세스(400)는  스위칭하는  동안,  전도성  경로가  필라멘트(406)를  통해  상부  전극(401)으로부터  하부  전극(403)으로  연장되도록,  RRAM  유전체  재료  내에서  형성된다.
 도  5는  본  개시내용의  실시예에  따른,  제4  예시적인  RRAM  디바이스  구조체(500)이다.    RRAM  디바이스  구조체(500)는  도  3에서의  RRAM  디바이스  구조체(300)와  유사하지만,  그것으로부터  구별가능하다.    특히,  RRAM  디바이스  구조체(500)는  유전체  재료로  구성될  수  있는  추가적인  층(507)을  가진다.    특히,  v-형상  리세스(505)  프로파일은  스위칭하는  동안,  전도성  경로가  필라멘트(506)를  통해  상부  전극(501)으로부터  하부  전극(503)으로  연장되도록,  추가적인  층(507)  내에서  형성될  수  있다.
 도  6a  내지  도  6h는  본  개시내용의  실시예에  따른,  RRAM  디바이스  구조체를  위한  프로세스  흐름  개략도들이다.    이하에서  설명된  프로세스  기법들은  예시적이고  본  개시내용을  결코  제한하지  않는다는  것이  본  기술  분야의  통상의  기술자에  의해  이해되어야  한다.    따라서,  대안적인  프로세스  기법들은  결과적인  RRAM  디바이스  구조체가  본  명세서에  설명된  바와  같은  성능  속성들을  가지는  한,  이용될  수  있다.
 도  6a에서,  구조체는  하부  전극(603)을  갖는  기판(610),  ILD  영역들(604a,  604b),  및  RRAM  유전체  재료(602)를  포함한다.    하부  전극(603)은  물리적  기상  증착(physical  vapor  deposition)(PVD)  프로세스와  같은  임의의  적당한  프로세스에  의해  형성될  수  있다.    PVD  프로세스가  채용되는  실시예에서,  하부  전극(603)을  형성하기  위한  퇴적  레이트는  1  A/sec  내지  100  A/sec  사이일  수  있다.    하부  전극(603)은  티타늄  또는  텅스텐으로  구성될  수  있다.    ILD  영역들(604a,  604b)은  화학적  기상  증착(chemical  vapor  deposition)(CVD)  프로세스와  같은,  그러나  이것으로  제한되지  않는  본  기술  분야에서  공지된  임의의  적당한  기법들에  의해  형성될  수  있다.
 RRAM  유전체  재료(602)는  PVD  또는  원자층  퇴적(atomic  layer  deposition)(ALD)  프로세스에  의해  형성될  수  있다.    실시예에서,  PVD  프로세스가  채용될  때,  RRAM  유전체  재료(602)는  1  내지  20  옹스트롬/초(angstroms/second)  사이의  레이트에서  퇴적될  수  있다.    대안적으로,  ALD  프로세스가  이용될  때,  RRAM  유전체  재료(602)는  1  옹스트롬/(10  초)  내지  1  옹스트롬/(60  초)  사이의  레이트에서  퇴적될  수  있다.    하프늄  옥사이드(HfOx),  티타늄  옥사이드(TiOx),  탄탈륨  옥사이드(TaOx),  또는  텅스텐  옥사이드(WOx)와  같은  다양한  재료들이  RRAM  유전체  재료(602)를  위하여  이용될  수  있다.
 도  6b는  RRAM  유전체  재료(602)  내에서  리세스  부분을  생성하기  위한  프로세스의  시작을  예시한다.    도시된  실시예에서,  본  기술  분야에서  공지된  다양한  프로세스  방법들에  의해  하드마스크  영역들(607a,  607b)로  패턴화될  수  있는  하드마스크  층은  RRAM  유전체  재료(602)의  최상부에  형성될  수  있다.    다음으로,  스페이서  재료들(608)은  하드마스크  영역들(607a,  607b)  사이에서  형성될  수  있다.
 도  6c는  RRAM  유전체  재료(602)에서  리세스(605)를  형성하기  위한,  에칭과  같은  감축  프로세스의  결과를  예시한다.    일부  구현예들에서,  패턴화는  또한,  리세스를  형성하기  위한  감축  프로세스와  함께  동반될  수  있다.
 일부  실시예들에서,  리세스  부분(605)은  하나의  영역이  다른  것보다  폭이  더  넓은  2개의  영역을  가질  수  있다.    도  6d는  제2  영역을  그  안에  형성하기  위한  리세스(605)  내에서의  추가적인  스페이서(609)  재료를  예시한다.    본  기술  분야에서  공지된  임의의  적당한  방법들에  의해,  스페이서(609)  재료는  패턴화될  수  있다.    일부  구현예들에서,  패턴화는  또한,  리세스를  형성하기  위한  감축  프로세스와  함께  동반될  수  있다.
 도 6e로 전진하면, 감축 프로세스는 리세스(605)가 제1 리세스 부분(605a) 및 제2 리세스 부분(605b)을 가지도록, 제2 영역을 형성하기 위하여 이용될 수 있다.
 리세스(605)가  형성된  후,  상부  전극을  형성하기  위하여  이용된  재료는  리세스(605)  상부에  형성된다.    상부  전극은  PVD  프로세스에  의해  형성될  수도  있고,  상부  전극(605)  재료는  1  옹스트롬/초  내지  100  옹스트롬/초  사이의  레이트에서  퇴적될  수  있다.    도  6f는  리세스  부분들(605a,  605b)을  그  내에  가지는  RRAM  유전체  재료(602)  상부에  형성된  상부  전극(601)의  결과를  예시한다.    상부  전극(601)은  티타늄  또는  텅스텐으로  구성될  수  있다.
 도  6g는  ILD  영역들(604a,  604b)을  노출시키기  위하여  에칭된  RRAM  디바이스  스택의  부분들을  예시한다.    ILD  영역들(604a,  604b)이  노출된  후,  퇴적  프로세스(예컨대,  CVD)는  평면형  RRAM  디바이스  스택이  발생하도록(도  6h  참조),  ILD  층의  높이를  증가시키기  위하여  이용된다.
 PVD  또는  ALD  퇴적  프로세스  동안에  프로세스  챔버  내에서  채용된  온도는  30  ℃  내지  500  ℃일  수  있다.    PVD  퇴적  프로세스  동안에  채용된  압력은  0.5  내지  10  mTorr일  수  있고,  ALD  퇴적  프로세스  동안에는,  프로세스  챔버  내에서  채용된  압력이  1  내지  200  Torr일  수  있다.
 도 7은 본 개시내용의 실시예에 따라 기판(710) 상에 모두 배치되는, 산소 교환 층(711)에 추가하여, 상부 전극(701), RRAM 유전체 재료(702), 하부 전극(703)을 포함하는 예시적인 RRAM 디바이스 구조체(700)이다.
 일부  실시예들에서,  산소  교환  층(711)은  RRAM  유전체  재료(702)  내에서,  스위칭  프로세스  동안에  전도성  경로의  형성을  보조할  수  있는  산소  공공들을  생성할  수  있다.    게다가,  RRAM  유전체  재료(702)  내에서의  리세스(705)는  리세스(705)  근처에서(예컨대,  스택의  중심  근처에서)  필라멘트를  국소화할  수  있다.    이와  같이,  산소  교환  층(711)의  존재는  RRAM  디바이스  구조체(700)를  위한  형성/스위칭  전압을  감소시키는  것을  도울  수  있다.
 산소  교환  층(711)은  하프늄,  티타늄,  탄탈륨,  백금,  또는  팔라듐과  같은,  그러나  이것으로  제한되지  않는  다양한  재료들  중의  임의의  것을  포함할  수  있다.    산소  교환  층(711)은  1  내지  100  A/sec  사이의  퇴적  레이트로  PVD  프로세스와  같은  임의의  적당한  프로세스에  의해  형성될  수  있다.
 도  8은  본  개시내용의  실시예에  따른,  산소  교환  층(811)을  포함하는  또  다른  RRAM  디바이스  구조체(800)이다.    도  7에서  예시된  RRAM  디바이스  구조체(700)와  유사하게,  RRAM  디바이스는  상부  전극(801),  하부  전극(803),  및  RRAM  유전체  재료  영역들(802a,  802b)을  포함한다.    리세스  부분(805)은  RRAM  유전체  재료  영역(802b)  내에  형성된다.    이전에  설명된  RRAM  디바이스  구조체(800)의  층들은  기판(810)  상에  배치된다.    특히,  산소  교환  층(811)은  추가적인  유전체  재료(802)  및  RRAM  유전체  재료(802)의  리세스  부분(805)에  인접한다.
 도  9는  본  개시내용의  실시예에  따른,  산소  교환  층(911)을  포함하는  역시  또  다른  RRAM  디바이스  구조체(900)이다.    마찬가지로,  RRAM  디바이스  구조체(900)는  기판(910)  상에  모두  배치된  상부  전극(901),  하부  전극(903),  및  리세스  부분(905)을  갖는  RRAM  유전체  재료(902)를  또한  포함한다.    특히,  산소  교환  층(911)은  RRAM  유전체  재료(902)의  최상부  표면에,  그리고  리세스  부분(905)  내에  배치된다.    특히,  산소  교환  층(911)은  상부  전극(901)과  RRAM  유전체  재료(902)  사이에  배치된다.
 도  10은  본  개시내용의  실시예에  따른,  산소  교환  층(1011)을  포함하는  제4  RRAM  디바이스  구조체(1000)이다.    마찬가지로,  위에서  설명된  바와  같은  RRAM  디바이스  구조체(1000)  내에서의  층들은  기판(1010)  상에  모두  배치된다.    예시된  바와  같이,  RRAM  디바이스  구조체(1000)는  RRAM  유전체  재료(1002)  아래에  배치된  산소  교환  층(1011)을  가진다.    특히,  리세스  부분(1005)은  추가적인  유전체  층(1007)  내에서  형성된다.
 도  11은  본  개시내용의  실시예에  따른,  산소  교환  층(1111)을  포함하는  제5  RRAM  디바이스  구조체(1100)이다.    마찬가지로,  위에서  설명된  바와  같은  RRAM  디바이스  구조체(1100)  내에서의  층들은  기판(1110)  상에  모두  배치된다.    산소  교환  층(1111)은  RRAM  유전체  재료(1102)와,  그  내에  리세스  부분(1105)을  가지는  추가적인  유전체  재료(1107)  사이에  배치된다.
 도  12는  본  개시내용의  실시예에  따른,  산소  교환  층(1211)을  포함하는  제6  RRAM  디바이스  구조체(1200)이다.    RRAM  디바이스  구조체(1200)는  전극들과,  그  내에  리세스  부분(1205)을  가지는  추가적인  유전체  재료(1207)  상에  배치된  산소  교환  층(1211)을  포함한다.    따라서,  스위칭  프로세스  동안,  필라멘트는  추가적인  유전체  재료(1207)의  리세스  부분(1205)  아래의  RRAM  유전체  재료  내에서  형성될  수  있다.
 도  13은  RRAM  유전체  재료(1302)의  양쪽  면들  상에  배치된  산소  교환  층(1311)  및  금속  층(1312)을  가지는  예시적인  RRAM  디바이스  구조체(1300)이다.    도시된  실시예에서,  리세스(1305)는  RRAM  유전체  재료(1302)  내에  배치되고,  금속  재료(즉,  금속  층(1312))로  충전된다.    가열  프로세스  동안,  금속  층(1312)으로부터의  금속  원자들은  RRAM  유전체  재료(1302)로  확산할  수  있다.    이와  같이,  금속  층(1312)은  스위칭  프로세스  동안에  RRAM  유전체  재료(1302)  내에서  형성된  필라멘트를  더  전도성으로  함으로써,  스위칭  전압을  감소시키기  위하여  이용될  수  있다.    위에서  설명된  바와  같이,  RRAM  디바이스  구조체(1300)는  상부  및  하부  전극들(1301,  1303),  및  기판(1310)  상부에  배치된  다른  재료  층들을  포함한다.
 도  14는  본  개시내용의  실시예에  따른,  RRAM  유전체  층(1402)의  양쪽  면들  상에  배치된  산소  교환  층(1411)  및  금속  층(1412)을  갖는  또  다른  RRAM  디바이스  구조체(1400)이다.    도시된  실시예에서,  산소  교환  층(1411)은  RRAM  유전체  층(1402)의  리세스(1405)  내에서  형성된다.    위에서  설명된  바와  같이,  RRAM  디바이스  구조체(1400)는  상부  및  하부  전극들(1401,  1403),  및  기판(1410)  상부에  배치된  다른  재료  층들을  포함한다.
 도  15는  본  개시내용의  실시예에  따른,  RRAM  유전체  층(1502)의  양쪽  면들  상에  배치된  산소  교환  층(1511)  및  금속  층(1512)을  갖는  역시  또  다른  RRAM  디바이스  구조체(1500)이다.    특히,  산소  교환  층(1511)은  RRAM  유전체  층(1502)  아래에  배치되는  반면,  금속  층(1512)은  RRAM  유전체  층(1502)  상부에  배치된다.    도시된  실시예에서,  RRAM  디바이스  구조체(1500)는  금속  층(1512)  재료로  충전된  리세스(1505)를  갖는  추가적인  층(1507)을  포함한다.    RRAM  디바이스  구조체(1500)는  상부  및  하부  전극들(1501,  1503),  및  기판(1510)  상부에  배치된  다른  재료  층들을  포함한다.
 도  16은  본  개시내용의  실시예에  따른,  RRAM  유전체  층(1602)의  양쪽  면들  상에  배치된  산소  교환  층(1611)  및  금속  층(1612)을  갖는  제4  예시적인  RRAM  디바이스  구조체(1600)이다.    도시된  실시예에서,  산소  교환  층은  RRAM  유전체  층(1602)  위에  배치되는  반면,  금속  층(1612)은  RRAM  유전체  층(1602)  아래에  배치된다.    특히,  산소  교환  층(1611)은  리세스(1605)  내에  배치된다.    RRAM  디바이스  구조체(1600)는  상부  및  하부  전극들(1601,  1603),  및  기판(1610)  상부에  배치된  다른  재료  층들을  포함한다.
 도  17은  본  개시내용의  하나  이상의  실시예들을  포함하는  인터포저(1700)를  예시한다.    인터포저(1700)는  제1  기판(1702)을  제2  기판(1704)으로  브리징하기  위하여  이용된  개재  기판(intervening  substrate)이다.    제1  기판(1702)은  예를  들어,  집적  회로  다이(integrated  circuit  die)일  수  있다.    제2  기판(1704)은  예를  들어,  메모리  모듈,  컴퓨터  마더보드,  또는  또  다른  집적  회로  다이일  수  있다.    일반적으로,  인터포저(1700)의  목적은  접속부를  더  넓은  피치로  분산시키거나,  접속부를  상이한  접속부에  리라우팅(reroute)하기  위한  것이다.    예를  들어,  인터포저(1700)는  집적  회로  다이를,  제2  기판(1704)에  추후에  결합될  수  있는  볼  그리드  어레이(ball  grid  array)(BGA)(1706)에  결합할  수  있다.    일부  실시예들에서,  제1  및  제2  기판들(1702/1704)은  인터포저(1700)의  양쪽  면들에  부착된다.    다른  실시예들에서,  제1  및  제2  기판들(1702/1704)은  인터포저(1700)의  동일한  면에  부착된다.    그리고  추가의  실시예들에서,  3개  이상의  기판은  인터포저(1700)를  통해  상호접속된다.
 인터포저(1700)는  에폭시  수지,  유리섬유-강화(fiberglass-reinforced)  에폭시  수지,  세라믹  재료,  또는  폴리이미드(polyimide)와  같은  폴리머  재료로  형성될  수  있다.    추가의  구현예들에서,  인터포저는  실리콘,  게르마늄,  및  다른  III-V족  및  IV족  재료들과  같은,  반도체  기판에서의  이용을  위하여  위에서  설명된  동일한  재료들을  포함할  수  있는  대안적인  강성  또는  플렉시블  재료들로  형성될  수  있다.
 인터포저는  금속  상호접속부들(1708),  및  관통-실리콘  비아(through-silicon  via)(TSV)들(1712)을  포함하지만,  이것으로  제한되지  않는  비아들(1710)을  포함할  수  있다.    인터포저(1700)는  양자의  수동  및  능동  디바이스들을  포함하는  내장된  디바이스들(1714)을  더  포함할  수  있다.    이러한  디바이스들은  커패시터들,  디커플링  커패시터들,  저항기들,  인덕터들,  퓨즈들,  다이오드들,  트랜스포머들,  센서들,  및  정전  방전(electrostatic  discharge)(ESD)  디바이스들을  포함하지만,  이것으로  제한되지  않는다.    무선  주파수(radio-frequency)(RF)  디바이스들,  전력  증폭기들,  전력  관리  디바이스들,  안테나들,  어레이들,  센서들,  및  MEMS  디바이스들과  같은  더  복잡한  디바이스들이  인터포저(1700)  상에  또한  형성될  수  있다.
 본 개시내용의 실시예들에 따르면, 본원에서 개시된 장치들 또는 프로세스들은 인터포저(1700)의 제조에서 이용될 수 있다.
 도  18은  본  개시내용의  일  실시예에  따라  컴퓨팅  디바이스(1800)를  예시한다.    컴퓨팅  디바이스(1800)는  다수의  컴포넌트들을  포함할  수  있다.    일  실시예에서,  이  컴포넌트들은  하나  이상의  마더보드들에  부착된다.    대안적인  실시예에서,  이  컴포넌트들은  마더보드가  아니라,  단일  시스템  온  칩(system-on-a-chip)(SoC)  다이  상으로  제조된다.    컴퓨팅  디바이스(1800)에서의  컴포넌트들은  집적  회로  다이(1802)  및  적어도  하나의  통신  칩(1808)을  포함하지만,  이것으로  제한되지  않는다.    일부  구현예들에서,  통신  칩(1808)은  집적  회로  다이(1802)의  일부로서  제조된다.    집적  회로  다이(1802)는  CPU(1804)뿐만  아니라,  내장된  DRAM(embedded  DRAM)(eDRAM)  또는  스핀-전달  토크  메모리(spin-transfer  torque  memory)(STTM  또는  STTM-RAM)과  같은  기술들에  의해  제공될  수  있는,  캐시  메모리로서  종종  이용된  온-다이(on-die)  메모리(1806)를  포함할  수  있다.
 컴퓨팅  디바이스(1800)는,  물리적으로  그리고  전기적으로  마더보드에  결합될  수도  있거나  결합되지  않을  수도  있거나,  또는  SoC  다이  내에서  제조될  수도  있거나  제조되지  않을  수  있는  다른  컴포넌트들을  포함할  수  있다.    이  다른  컴포넌트들은  휘발성  메모리(1810)(예컨대,  DRAM),  비-휘발성  메모리(1812)(예컨대,  ROM  또는  플래시  메모리),  그래픽  프로세싱  유닛(graphics  processing  unit)(1814)(GPU),  디지털  신호  프로세서(1816),  암호  프로세서(1842)(하드웨어  내에서  암호  알고리즘들을  실행하는  특화된  프로세서),  칩셋(1820),  안테나(1822),  디스플레이  또는  터치스크린  디스플레이(1824),  터치스크린  제어기(1826),  배터리(1830)  또는  다른  전력원,  전력  증폭기(도시되지  않음),  글로벌  위치확인  시스템(global  positioning  system)(GPS)  디바이스(1828),  나침반(1830),  (가속도계,  자이로스코프,  및  나침반을  포함할  수  있는)  모션  코프로세서  또는  센서들(1832),  스피커(1834),  카메라(1836),  (키보드,  마우스,  스타일러스,  및  터치패드와  같은)  사용자  입력  디바이스들(1838),  및  (하드  디스크  드라이브,  컴팩트  디스크(compact  disk)(CD),  디지털  다기능  디스크(digital  versatile  disk)(DVD)  등과  같은)  대용량  저장  디바이스(1840)를  포함하지만,  이것으로  제한되지  않는다.
 통신  칩(1808)은  컴퓨팅  디바이스(1800)로의,  그리고  컴퓨팅  디바이스(1800)로부터의  데이터의  전송을  위한  무선  통신들을  가능하게  한다.    용어  "무선"  및  그  파생어들은,  비-솔리드(non-solid)  매체를  통한  변조된  전자기  방사(electromagnetic  radiation)의  이용을  통해  데이터를  통신할  수  있는  회로들,  디바이스들,  시스템들,  방법들,  기법들,  통신  채널들  등을  설명하기  위하여  이용될  수  있다.    용어는  연관된  디바이스들이  임의의  배선들을  포함하지  않지만,  일부  실시예들에서는,  그것들이  그렇지  않을  수  있다는  것을  암시하지는  않는다.    통신  칩(1808)은,  Wi-Fi(IEEE  802.11  패밀리),  WiMAX(IEEE  802.16  패밀리),  IEEE  802.20,  롱텀  에볼루션(long  term  evolution)(LTE),  Ev-DO,  HSPA+,  HSDPA+,  HSUPA+,  EDGE,  GSM,  GPRS,  CDMA,  TDMA,  DECT,  블루투스(Bluetooth),  그  파생물들뿐만  아니라,  3G,  4G,  5G,  및  그  이상으로서  표기되는  임의의  다른  무선  프로토콜들을  포함하지만,  이것으로  제한되지  않는  다수의  무선  표준들  또는  프로토콜들  중의  임의의  것을  구현할  수  있다.    컴퓨팅  디바이스(1800)는  복수의  통신  칩들(1808)을  포함할  수  있다.    예를  들어,  제1  통신  칩(1808)은  Wi-Fi  및  블루투스와  같은  더욱  단거리  무선  통신들에  전용될  수도  있고,  제2  통신  칩(1808)은  GPS,  EDGE,  GPRS,  CDMA,  WiMAX,  LTE,  Ev-DO,  및  그  외의  것들과  같은  더욱  장거리  무선  통신들에  전용될  수  있다.
 컴퓨팅  디바이스(1800)의  프로세서(1804)는,  본  개시내용의  실시예들에  따라  형성되는,  RRAM  디바이스들과  같은  하나  이상의  디바이스들을  포함한다.    용어  "프로세서"는,  레지스터들  및/또는  메모리로부터의  전자  데이터를  프로세싱하여  그  전자  데이터를,  레지스터들  및/또는  메모리  내에  저장될  수  있는  다른  전자  데이터로  변환하는  임의의  디바이스  또는  디바이스의  부분을  지칭할  수  있다.
 통신 칩(1808)은 본 개시내용의 실시예들에 따라 형성되는 RRAM 디바이스들과 같은 하나 이상의 디바이스들을 또한 포함할 수 있다.
 추가의 실시예들에서, 컴퓨팅 디바이스(1800) 내에서 하우징된 또 다른 컴포넌트는, 본 개시내용의 구현예들에 따라 형성되는 RRAM 디바이스들과 같은 하나 이상의 디바이스들을 포함할 수 있다.
 다양한  실시예들에서,  컴퓨팅  디바이스(1800)는  랩톱  컴퓨터,  넷북  컴퓨터,  노트북  컴퓨터,  울트라북  컴퓨터,  스마트폰,  태블릿,  개인  정보  단말(personal  digital  assistant)(PDA),  울트라  이동  PC,  이동  전화,  데스크톱  컴퓨터,  서버,  프린터,  스캐너,  모니터,  셋톱  박스,  엔터테인먼트  제어  유닛,  디지털  카메라,  휴대용  음악  플레이어,  또는  디지털  비디오  레코더일  수  있다.    추가의  구현예들에서,  컴퓨팅  디바이스(1800)는  데이터를  프로세싱하는  임의의  다른  전자  디바이스일  수  있다.
 요약서에서  설명되는  것을  포함하는  본  개시내용의  예시된  구현예들의  상기  설명은  철저하도록  의도되거나,  본  개시내용을  개시된  정밀한  형태들로  제한하도록  의도된  것이  아니다.    본  개시내용의  특정  구현들  및  예들이  예시  목적으로  본  명세서에  설명되었지만,  관련  기술  분야의  통상의  기술자들이  인식하는  바와  같이,  본  개시내용의  범위  내에서  다양한  등가의  수정들이  가능하다.
 이  수정들은  상기  상세한  설명을  고려하여  본  개시내용에  대해  행해질  수  있다.    다음의  청구항들에서  이용된  용어들은  본  개시내용을  명세서  및  청구항들에서  개시된  특정  구현예들로  제한하도록  해석되지  않아야  한다.    오히려,  본  개시내용의  범위는  청구항  해독의  확립된  원칙들에  따라  해석되어야  하는  다음의  청구항들에  의해  전적으로  결정되어야  한다.