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1. (WO2019030571) SSD ARCHITECTURE SUPPORTING LOW LATENCY OPERATION
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رقم النشر: WO/2019/030571 رقم الطلب الدولي: PCT/IB2018/001039
تاريخ النشر: 14.02.2019 تاريخ الإيداع الدولي: 06.08.2018
التصنيف الدولي للبراءات:
G06F 3/06 (2006.01)
Description not available in lang ar
المودعون:
TOSHIBA MEMORY CORPORATION [JP/JP]; 1-1, Shibaura 1-chome Minato-ku Tokyo 105-0023, JP
المخترعون:
WELLS, Steven; US
CARLSON, Mark; US
JAIN, Amit; US
KOTTE, Narasimhulu, Dharani; US
THANGARAJ, Senthil; US
MISHRA, Barada; US
DESAI, Girish; US
بيانات الأولوية:
15/800,74201.11.2017US
62/542,10807.08.2017US
العنوان (EN) SSD ARCHITECTURE SUPPORTING LOW LATENCY OPERATION
(FR) ARCHITECTURE SSD PRENANT EN CHARGE UN FONCTIONNEMENT À FAIBLE LATENCE
الملخص:
(EN) In one embodiment, a solid state drive (SSD) comprises a plurality of non-volatile memory dies communicatively arranged in one or more communication channels, each of the plurality of non-volatile memory dies comprising a plurality of physical blocks, one or more channel controllers communicatively coupled to the one or more communication channels, respectively, and a memory controller communicatively coupled to the plurality of non-volatile memory dies via the one or more channel controllers, wherein the memory controller is configured to assign (i) the plurality of physical blocks of a first die of the plurality of non-volatile memory dies to only a first region and (ii) the plurality of physical blocks of a second die of the plurality of non-volatile memory dies to only a second region, perform only read operations on the first region in a first operation mode, and perform write operations or maintenance operations on the second region in a second operation mode concurrently with read operations on the first region in the first operation mode.
(FR) Dans un mode de réalisation, l'invention concerne un lecteur à semi-conducteurs (SSD) qui comprend une pluralité de puces de mémoire non volatile agencées en communication dans un ou plusieurs canaux de communication, chacune de la pluralité de puces de mémoire non volatile comprenant une pluralité de blocs physiques, un ou plusieurs contrôleurs de canal couplés en communication au ou aux canaux de communication, respectivement, et un contrôleur de mémoire couplé en communication à la pluralité de puces de mémoire non volatile par l'intermédiaire du ou des contrôleurs de canal, le contrôleur de mémoire étant configuré pour attribuer (i) la pluralité de blocs physiques d'une première puce de la pluralité de puces de mémoire non volatile uniquement à une première région et (ii) la pluralité de blocs physiques d'une seconde puce de la pluralité de puces de mémoire non volatile à seulement une seconde région, effectuer uniquement des opérations de lecture sur la première région dans un premier mode de fonctionnement, et effectuer des opérations d'écriture ou des opérations de maintenance sur la seconde région dans un second mode de fonctionnement simultanément avec des opérations de lecture sur la première région dans le premier mode de fonctionnement.
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لغة الإيداع: الإنكليزية (EN)