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1. (WO2018063302) BACKSIDE SOURCE/DRAIN REPLACEMENT FOR SEMICONDUCTOR DEVICES WITH METALLIZATION ON BOTH SIDES
أحدث البيانات الببلوغرافية المتوفرة لدى المكتب الدولي

رقم النشر: WO/2018/063302 رقم الطلب الدولي: PCT/US2016/054710
تاريخ النشر: 05.04.2018 تاريخ الإيداع الدولي: 30.09.2016
التصنيف الدولي للبراءات:
H01L 29/78 (2006.01) ,H01L 29/66 (2006.01) ,H01L 29/417 (2006.01) ,H01L 21/8238 (2006.01) ,H01L 27/092 (2006.01)
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المودعون:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
المخترعون:
GLASS, Glenn A.; US
JAMBUNATHAN, Karthik; US
MURTHY, Anand S.; US
MOHAPATRA, Chandra S.; US
MORROW, Patrick; US
KOBRINSKY, Mauro J.; US
الوكيل:
BRODSKY, Stephen I.; US
بيانات الأولوية:
العنوان (EN) BACKSIDE SOURCE/DRAIN REPLACEMENT FOR SEMICONDUCTOR DEVICES WITH METALLIZATION ON BOTH SIDES
(FR) REMPLACEMENT DE SOURCE/DRAIN ARRIÈRE POUR DISPOSITIFS À SEMI-CONDUCTEUR À MÉTALLISATION DES DEUX CÔTÉS
الملخص:
(EN) Techniques are disclosed for backside source/drain (S/D) replacement for semiconductor devices with metallization on both sides (MOBS). The techniques described herein provide methods to recover or otherwise facilitate low contact resistance, thereby reducing or eliminating parasitic external resistance that degrades transistor performance. In some cases, the techniques include forming sacrificial S/D material and a seed layer during frontside processing of a device layer including one or more transistor devices. The device layer can then be inverted and bonded to a host wafer. A backside reveal of the device layer can then be performed via grinding, etching, and/or CMP processes. The sacrificial S/D material can then be removed through backside S/D contact trenches using the seed layer as an etch stop, followed by the formation of relatively highly doped final S/D material grown from the seed layer, to provide enhanced ohmic contact properties. Other embodiments may be described and/or disclosed.
(FR) L'invention concerne des techniques de remplacement de source/drain arrière pour dispositifs à semi-conducteur à métallisation des deux côtés (MOBS). Les techniques décrites dans la présente invention fournissent des procédés pour récupérer ou autrement faciliter une faible résistance de contact, ce qui permet de réduire ou d'éliminer une résistance externe parasite qui dégrade les performances du transistor. Dans certains cas, les techniques comprennent la formation d'un matériau S/D sacrificiel et d'une couche de germe pendant le traitement de face avant d'une couche de dispositif comprenant un ou plusieurs dispositifs de transistor. La couche de dispositif peut ensuite être inversée et liée à une tranche hôte. Un panneau arrière de la couche de dispositif peut ensuite être réalisé par des procédés de meulage, de gravure et/ou de CMP. Le matériau S/D sacrificiel peut ensuite être retiré par l'intermédiaire de tranchées de contact S/D arrière à l'aide de la couche de germe en tant qu'arrêt de gravure, suivie par la formation d'un matériau S/D final relativement fortement dopé formé à partir de la couche de germe, pour fournir des propriétés de contact ohmique améliorées. D'autres modes de réalisation peuvent être décrits et/ou révélés.
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