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1. (WO2015121961) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
أحدث البيانات الببلوغرافية المتوفرة لدى المكتب الدولي   

رقم النشر:    WO/2015/121961    رقم الطلب الدولي:    PCT/JP2014/053441
تاريخ النشر: 20.08.2015 تاريخ الإيداع الدولي: 14.02.2014
التصنيف الدولي للبراءات:
H01L 21/8246 (2006.01), H01L 27/105 (2006.01)
المودعون: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza 179098 (SG) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
MASUOKA Fujio [JP/JP]; (JP) (US only).
NAKAMURA Hiroki [JP/JP]; (JP) (US only)
المخترعون: MASUOKA Fujio; (JP).
NAKAMURA Hiroki; (JP)
الوكيل: TSUJII Koichi; NAKAMURA & PARTNERS, Shin-Tokyo Bldg., 3-1, Marunouchi 3-chome, Chiyoda-ku, Tokyo 1008355 (JP)
بيانات الأولوية:
العنوان (EN) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置、及び半導体装置の製造方法
الملخص: front page image
(EN)The purpose of the present invention is to provide a memory structure having magnetic tunnel junction storage elements, and a method for manufacturing said memory structure such that cell surface area can be decreased. This purpose is met by providing a semiconductor device which is characterized by being provided with: first memory cells arranged four or more in one row which comprise a first columnar semiconductor layer, a first gate insulation film formed around the first columnar semiconductor layer, a first gate wiring formed around the first gate insulation film, a third gate insulation film formed around the top portion of the first columnar semiconductor layer, a first contact electrode formed around the third gate insulation film, a second contact electrode connecting the top portion of the first columnar semiconductor layer and the top portion of the first contact electrode, and a first magnetic tunnel junction storage element formed on the second contact electrode; a first source line which connects the bottom portions of the first columnar semiconductor layers together; a first bit line which extends in a direction perpendicular to the first gate line and which is connected to the top portions of the first magnetic tunnel junction storage elements; and a second source line which extends in a direction perpendicular to the first source line.
(FR)La présente invention a pour but de fournir une structure de mémoire ayant des éléments de stockage à jonction tunnel magnétique et un procédé de fabrication de ladite structure de mémoire qui peut réduire la surface des cellules. Pour atteindre ce but, l'invention concerne un dispositif à semi-conducteurs qui est caractérisé en ce qu'il est pourvu : de premières cellules de mémoire disposées au moins quatre par rangée qui comportent une première couche semi-conductrice en colonne, un premier film d'isolation de grille formé autour de la première couche semi-conductrice en colonne, un premier câblage de grille formé autour du premier film d'isolation de grille, un troisième film d'isolation de grille formé autour de la partie supérieure de la première couche semi-conductrice en colonne, une première électrode de contact formée autour du troisième film d'isolation de grille, une seconde électrode de contact connectant la partie supérieure de la première couche semi-conductrice en colonne et la partie supérieure de la première électrode de contact, et un premier élément de stockage à jonction tunnel magnétique formé sur la seconde électrode de contact ; d'une première ligne de source qui connecte ensemble les parties inférieures des premières couches semi-conductrices en colonne ; d'une première ligne de bit qui s'étend dans une direction perpendiculaire à la première ligne de grille et qui est connectée aux parties supérieures des premiers éléments de stockage à jonction tunnel magnétique ; d'une seconde ligne de source qui s'étend dans une direction perpendiculaire à la première ligne de source.
(JA) セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することを課題とする。 第1の柱状半導体層と、前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周囲に形成された第1のゲート配線と、前記第1の柱状半導体層の上部の周囲に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜の周囲に形成された第1のコンタクト電極と、前記第1の柱状半導体層の上部と前記第1のコンタクト電極の上部とを接続する第2のコンタクト電極と、前記第2のコンタクト電極上に形成された第1の磁気トンネル接合記憶素子と、を有する第1のメモリセルであって、一行上に4個以上配置される第1のメモリセルと、前記第1の柱状半導体層の下部を相互に接続する第1のソース線と、前記第1のゲート配線に直交する方向に延在する前記第1の磁気トンネル接合記憶素子の上部に接続された第1のビット線と、前記第1のソース線に直交する方向に延在する第2のソース線を有することを特徴とする半導体装置により、上記課題を解決する。
الدول المعيّنة: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
لغة النشر: Japanese (JA)
لغة الإيداع: Japanese (JA)