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1. (WO2010121057) LATTICE-MISMATCHED GaInP LED DEVICES AND METHODS OF FABRICATING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2010/121057    International Application No.:    PCT/US2010/031279
Publication Date: 21.10.2010 International Filing Date: 15.04.2010
IPC:
H01L 31/00 (2006.01)
Applicants: ALLIANCE FOR SUSTAINABLE ENERGY, LLC [US/US]; 1617 Cole Blvd. Golden, Colorado 80401-3393 (US) (For All Designated States Except US).
MASCARENHAS, Angelo [US/US]; (US) (For US Only).
STEINER, Myles A. [CA/US]; (US) (For US Only).
BHUSAL, Lekhnath [NP/US]; (US) (For US Only).
ZHANG, Yong [US/US]; (US) (For US Only)
Inventors: MASCARENHAS, Angelo; (US).
STEINER, Myles A.; (US).
BHUSAL, Lekhnath; (US).
ZHANG, Yong; (US)
Agent: WHITE, Paul J.; MS 1734 1617 Cole Blvd. Golden, Colorado 80401 (US)
Priority Data:
61/169,980 16.04.2009 US
Title (EN) LATTICE-MISMATCHED GaInP LED DEVICES AND METHODS OF FABRICATING SAME
(FR) DISPOSITIFS À DIODES ÉLECTROLUMINESCENTES GAINP DOTÉS D'UNE INÉGALITÉ DES PARAMÈTRES DE MAILLE ET LEURS PROCÉDÉS DE FABRICATION
Abstract: front page image
(EN)A method (100) of fabricating an LED or the active regions of an LED and an LED (200). The method includes growing, depositing or otherwise providing a bottom cladding layer (208) of a selected semiconductor alloy with an adjusted bandgap provided by intentionally disordering the structure of the cladding layer (208). A first active layer (202) may be grown above the bottom cladding layer (208) wherein the first active layer (202) is fabricated of the same semiconductor alloy, with however, a partially ordered structure. The first active layer (202) will also be fabricated to include a selected n or p type doping. The method further includes growing a second active layer (204) above the first active layer (202) where the second active layer (204) Is fabricated from the same semiconductor alloy.
(FR)La présente invention a trait à un procédé (100) de fabrication d'une diode électroluminescente ou des régions actives d'une diode électroluminescente et à une diode électroluminescente (200). Le procédé inclut une étape de croissance, de dépôt ou de fourniture par tout autre moyen d'une couche de gaine de fond (208) d'un alliage semi-conducteur sélectionné avec une bande interdite ajustée fournie en désordonnant de façon intentionnelle la structure de la couche de gaine (208). Une première couche active (202) peut faire l'objet d'une croissance au-dessus de la couche de gaine de fond (208), laquelle première couche active (202) est fabriquée au moyen du même alliage semi-conducteur avec, néanmoins, une structure partiellement ordonnée. La première couche active (202) est également fabriquée de manière à inclure un dopage de type N ou P sélectionné. Le procédé inclut en outre une étape de croissance d'une seconde couche active (204) au-dessus de la première couche active (202), laquelle seconde couche active (204) est fabriquée à partir du même alliage semi-conducteur.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Org. (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)